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楼主: pcb
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2012年IPC第一届PCB设计大赛(中国区)作品点评

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31#
发表于 2012-12-25 11:22 | 只看该作者
routon 发表于 2012-12-19 16:34 8 Y. C  f, J% w& Y0 r$ w
请教楼主,冠军的四片ddr数据线基本等长,但最后一片地址线和数据线长度差很远。而亚军的四片ddr数据线长度 ...

' w2 i9 T$ h( R5 f我不是LZ,不过我也可以给你小小建议{:soso_e106:} ! }' B2 ?3 p! F: ]7 b; q7 O
我知道的intel 的cedarview系列的是这样子的,所有的data strobe线匹配的是菊花链的第一片颗粒的clk长度, 与它本身颗粒的地址线控制线没什么关系,它的控制线 地址线是跟clk线匹配,而他们又是一样的拓扑走过来的,长度相差不大,所以只要把第一个颗粒的长度绕好,后面颗粒的地址线控制线几乎就不用绕了。1 B) `# Y8 g" G; h
其他系列的芯片我就不是太清楚了{:soso_e134:} 那些理论知识,时序啥的我是小白

点评

谢谢,所有的DQS和第一片的CLK长度匹配,那就是说四片的DQS都相差不大,所以还是推荐用冠军的布局吧,免得后面几片的数据线绕太长。  发表于 2012-12-26 10:35

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32#
发表于 2012-12-25 13:50 | 只看该作者
跨分割不跨分割不是只要有一个完整的参考平面不就行了吗?假如我第6层是重要信号,第5层是地平面,第7层是电源,我是不是第7层分割电源跨分割没有问题呢?听楼主的意思是第7层也不能跨分割,是不是这样呢?

点评

跨分割有两害,一是引起阻抗突变,二是信号回路。阻抗突变对信号的SI有多大的影响要看两方面,一个信号的Tr,一是阻抗突变的几何尺寸。  发表于 2013-1-3 17:50
同意ggbingjie的观点,参考层是看谁离它最近,如果有两层,一层离得比较近,一层离得比较远,那么只要求离得比较近的平面是完整的就行。如果在这里,第五层离第6层比较近,好么我觉得只要第5层是完整的就行。  发表于 2013-1-3 17:42
pcb
内层走线参考平面是相邻两个平面,有一个参考平面不完整就会引起阻抗突变,介质大的影响就小.  发表于 2012-12-25 15:45

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33#
发表于 2012-12-26 11:00 | 只看该作者
ggbingjie 发表于 2012-12-25 13:50 . W$ J- t! d' T# m! T/ P4 z9 V5 M
跨分割不跨分割不是只要有一个完整的参考平面不就行了吗?假如我第6层是重要信号,第5层是地平面,第7层是电 ...

3 A, M  k* @0 ]$ b. M2 E那要是我的重要信号没有做阻抗控制但是是重要信号是不是就意味着可以跨分割了呢?

点评

大部分人仅认为回流参考连续就是不夸分割,做出来没问题,估计是信号对阻抗要求不高, 但这种的做法也并不意味着要忽略阻抗,对于高速信号来说阻抗突变对信号影响还是很大的,理论和实际总是有点出入的。折中考虑  发表于 2013-1-5 12:00
简单说下吧, 1、参考回流连续 2、阻抗连续 。现在大部分的板受叠层,成本等限制,大部分都是保证主要信号不夸分割的,夸一边的情况下一般介质厚度算的都很大, 但这并不意味着就可以夸分割了,只不过是尽量减低影响  发表于 2013-1-5 11:50

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34#
发表于 2012-12-26 12:17 | 只看该作者
routon 发表于 2012-12-19 16:34
3 ?/ f- X4 ~3 u8 a+ |请教楼主,冠军的四片ddr数据线基本等长,但最后一片地址线和数据线长度差很远。而亚军的四片ddr数据线长度 ...

5 |* Q1 n7 Q( X/ X+ L个人看法:. F# v3 N5 C& s! j2 f4 E! }
冠军的四片ddr数据线基本等长,但最后一片地址线和数据线长度差很远。
1 w4 A$ a) u" H3 ADDR3在地址和数据之间的读写要有一段时间,最后一片地址线和数据线长度在这个范围内的话应该没有问题。
8 z8 G* [/ [* h% [2 X亚军的四片ddr数据线长度不一,但基本上每片的数据线和地址线能做到等长。6 B7 h8 v, S; }  ]" v' S
这种地址和数据之间的时序没有问题,但是最后一片数据线太长,对信号不好。! u  y( H- W* `% j) U# Q; {& B5 O
各有各的好,各有各的不足。

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35#
发表于 2012-12-26 17:59 | 只看该作者
学习了

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36#
发表于 2012-12-27 13:55 | 只看该作者
不错,占个位

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37#
发表于 2012-12-27 17:59 | 只看该作者
这比赛关键是速度,在这么短的时间内完成这么多工作量,就已经很了不起了,所以这个是大家应该真正好好学习的地方,至于说有这样那样的问题,只能说是美中不足了。学习了,有空我也试试能不能在这么短的时间内做到什么程度。

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38#
发表于 2012-12-27 18:03 | 只看该作者
冠军的速度真的很快,如果不费时间去调什么所有数据线都一样长估计可以做得很完美。兄弟可能是DDR3做得不多吧,这数据线完全没有必要全部走线一样长。

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39#
发表于 2012-12-31 17:48 | 只看该作者
太强了。我得好好努力了
5 f( R0 D  K/ l9 @

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40#
发表于 2013-1-5 12:08 | 只看该作者

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41#
发表于 2013-1-6 09:51 | 只看该作者
我怎么找不到PCB文件的?有谁能帮我发一个吗?谢谢了739537967@qq.com

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42#
发表于 2013-1-7 11:26 | 只看该作者
ggbingjie 发表于 2012-12-26 11:00 * R7 j7 y9 Y" ~& r
那要是我的重要信号没有做阻抗控制但是是重要信号是不是就意味着可以跨分割了呢?

: r" y( Z( p5 }$ r哦,明白了,谢谢!

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43#
发表于 2013-1-7 22:05 | 只看该作者
IPC的高手们,留下QQ号和QQ群方便大家交流!  我的QQ是191890045

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44#
发表于 2013-1-14 14:17 | 只看该作者
我想问一下,冠军作品的内存走线大致都是一样的,有什么方法可以设置么?还是简单的复制粘贴再改网络名呢?请高手指点一下在allegro里面是如何操作,使这些内存里的走线都是一样的。

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45#
发表于 2013-1-14 14:20 | 只看该作者
像图中这几片内存的走线都是一致的,请问这个在allegro中时如何操作的呢?

d.JPG (17.29 KB, 下载次数: 3)

d.JPG

点评

pcb
模块复用  发表于 2013-1-14 16:48
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