求教：DDR3走线，同一网络如果由细变粗的走法，是否允许？

ZXCLH

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Greatcomic

, g* A& O9 _9 d: bDDR3的走线要求控制特性阻抗，比如单端50欧姆或差分100欧姆。如果线宽变化，特别是突变的话，会导致阻抗不连续，从而产生反射，影响信号质量。因此，在高速信号布线中，通常建议保持线宽一致，以维持阻抗的连续性。如果必须改变线宽，需要使用渐变的方式，即线宽逐渐变化，而不是突然变化，这样可以减少阻抗的突变。这样阻抗的变化也会比较缓和，减少反射的影响。但即使这样，仍然需要计算或仿真来确认这种变化是否在可接受的范围内。
' ?  E! S: x5 t. S  [# H1 V4 o另外，还要考虑走线长度的问题。DDR3通常需要严格的等长匹配，不同线宽可能会影响传播延迟，虽然线宽变化对延迟的影响可能较小，但也不能完全忽略。此外，线宽变化的位置是否在关键路径上，比如靠近驱动端还是接收端，可能影响程度不同。通常，靠近接收端（如DDR芯片）的信号完整性更为敏感，因此在这个区域改变线宽可能风险更大。还有，线宽的变化是否会影响串扰？更宽的线间距如果不变，可能会增加与其他信号线的耦合，但更细的线宽则可能减小。不过这个影响可能相对较小，尤其是在布线层间距固定的情况下。但需要综合考虑周围走线的情况。 总结一下，同一网络由细变粗的走法必须谨慎处理，确保阻抗变化最小化，并且通过仿真或计算验证其影响。如果线宽变化不可避免，应采用渐变的方式，并尽量将变化区域放在对信号完整性影响较小的位置，比如远离芯片引脚或靠近驱动端的地方。同时，需要保证整体走线长度满足等长要求，并注意其他可能影响信号的因素，如过孔、参考平面变化等。
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pigdragon

% \3 z- d; m5 S( G
' F) i. R+ q/ z- o7 x5 q% ~我也是仿真新手,我觉得有时间和精力的话做个仿真验证一下,上面各位大拿说ddr3没啥问题,我是打算抽空把ddr3,ddr4这些仿真都做一下,对比对比其中的差别,有感性认识的话就在做事的时候心里有尺度,要不总是感觉不知深浅.还有一点,如果想要在pads里面控制线的渐变的话可以建一个虚拟的器件,其pad有2个,画一个铜皮一边是窄的比如3mil一边是宽的比如5mil,两个pad一个是3mil一个4mil,在原理图上将其串联在总线上,然后在pcb上根据需要适当摆放其角度就可以.

ZXCLH

图片上传如下
9 @) @8 ]9 d& i& \

Greatcomic

可以在导线直线段切换线径，并加泪滴

ZXCLH

这个是DDR3，要高频走线。线组细变化对信号会不会有影响。

Puncure

没什么问题的

wen11902

没啥问题，bga出线很常用，但是需要注意颈缩长度

tangqianfeng

wen11902 发表于 2025-2-25 18:02
没啥问题，bga出线很常用，但是需要注意颈缩长度

  R  s" l) q+ P$ a. [& r: V9 N/ ?neck长度cm可以设置吗？drc可以检查吗？
6 g7 h- E6 t" K

IO357

短距离没问题，只要保证长距离走线阻抗匹配；在连接器焊盘，bga焊球这些地方阻抗突变不可避免。

wen11902

wen11902 发表于 2025-2-25 18:02
没啥问题，bga出线很常用，但是需要注意颈缩长度

) n% H. Z3 w' s/ o/ ~阿里狗可以设置长度，PADS不行，AD不清楚。其实也没必要设置，尽量短就行。ddr3 clk dqs我都颈缩过，没出现啥大问题。
) ~+ ]+ R' l8 N4 s! I我看您发的图片，我个人做法是避免铺铜

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NIWO99

CPU出线处因过于密集，无法走出粗线，所以是没办法的办法，粗线是为了控制阻抗。你这是DDR3更不用怕，随便走，控制等长就好，线的粗细会导至反射，但也没那么恐怖。

centem2015

影响不大

七彩雨

进来学习学习