【原创】理性认识SQ的时序仿真功能（不断更新中）_如需转载，请务必征得作者同意

wcn312318697 · 发表于 2011-8-11 10:41

额。。俺看不到图片难道是因为没有回复。。俺是来学习的。。顶一个

crhappy · 发表于 2011-8-12 11:09

学习，谢谢楼主分享

lcywzg2008 · 发表于 2011-8-13 12:18

学习

shizhulan · 发表于 2011-8-15 23:58

不错，好好研究研究

anne_qian34 · 发表于 2011-8-16 14:55

好精彩，需要好好学习了解了。。。。

cedzbj · 发表于 2011-8-28 11:26

很强大的作者，带来如此精彩的知识。

逝入无痕 · 发表于 2011-8-29 16:53

看了420楼，学习

szx841129 · 发表于 2011-8-29 20:02

谢谢大家的讨论，受益匪浅啊！

szx841129 · 发表于 2011-8-29 20:03

谢谢大家的讨论，受益匪浅啊！

止于至善 · 发表于 2011-9-3 10:41

学习顶个

ruizx · 发表于 2011-9-5 11:30

深入学习啦，谢谢lz大作

daisy_ldh · 发表于 2011-10-8 21:38

想看看

陈豪俊 · 发表于 2011-10-14 10:26

楼主牛与车的比喻形象

wcn312318697 · 发表于 2011-10-14 14:12

“对于时钟线是没有min和max飞行时间之分的。而地址线，数据线，控制线等才会牵涉到min，max（时钟信号要求严格的单调性，故可以用Vmeas作为参考电压点，而其他信号线不要求严格单调性，故要以Vil/vih作为电压参考点）”
对于楼主的这个论点不太理解
按上面的说法，如果时钟线没有min和max飞行时间之分的话，那么计算时序时，要用到的时钟信号的飞行时间如何取值
以源同步时序的建立保持时间计算为例：内同步模式
Tdelay + (Tco_clka_min – Tco_data_max)+(Tflt_clka_min – Tflt_data_max)- Tsetup – Ts_margin > 0
Tcycle +(Tco_data_min – Tco_clka_max)+(Tflt_data_min – Tflt_clka_max)-Tdelay – Thold – Th_margin > 0
（从计算公式中可以看到有Tflt_min和Tflt_max）难道是取同一个值吗、？还有仿真时钟信号线时结果中一样有switch delay和settle delay，如果只取一个值的话，又该取哪个呢？
这里的Tdelay是表示发送端从时钟触发到发送时钟信号和发送数据信号之间的时间延迟，一般情况下是数据先发送，那么公司中的Tco需要我们进行修正。看到一篇帖子，用SQX仿真关于这个设置的http://group.ednchina.com/2566/36908.aspx （总结下是这么做的：将仿真设置中的buffer delay设置为：on the fly 然后在接收端的器件模型中修改它的I0CELL EDITOR中的delay measurement 中的V meas 这里的Vmeans的值应该是参考接收端器件的数据手册来设定的，同时仿真中也得修改根据接收端器件的数据手册来修改其IBIS模型中的Vil和Vih参数值。）
那么是否按这里面的设置计算出来的飞行时间已经包含了修正后的Tcom值，我们就可以直接将上述公式中的Tco计算部分忽略，只要代入飞行时间计算就可。

不知道这样是否正确，望指正！

shirly409632889 · 发表于 2011-10-18 09:16

看不懂，太深奥了

帐号		自动登录	找回密码
密码			注册

【原创】理性认识SQ的时序仿真功能（不断更新中）_如需转载，请务必征得作者同意

浏览过的版块

推荐内容 /1