关于等长的各个问题？？？

we167527

提问：对于DDR2/3/4，还有USB、MIPI和HDMI等各种协议等长的各种问题，网上有着不同的答案！
0 r, a, E% Z: e) d# [; J& n/ P- [当然都相等是最好的方法，可实际很难做到。
% o8 Q8 g2 A  F. D) P/ u: n想问问怎么做是稳定又能照顾等长设计的呢？？？
1 ]! U, U$ A4 m; d7 d+ y1 P下面就拿DDR3/4来举例吧！以高速高频的来说。
- d* m7 X2 J7 {' G
8 M9 \5 e$ e/ ^" Y$ @- P1）多颗DDR3/4设计的时，如4颗8颗或者16颗时，拓扑不管采用T型或者FLY-BY型，数据组内误差多少？
' C- j; V/ |0 g8 x  ?6 ^
& L0 H2 N7 p8 Q- o数据组内与DQS之间考不考虑相互的误差？如果考虑误差在多少合适？
2）地址组/控制组/时钟组内误差多少？
/ i) `  X4 c3 D5 \6 R3 A# e, e& {地址组/控制组与CLK之间考不考虑相互误差？如果考虑误差在多少合适？
3）如果数据组和地址组/控制组都是走内层！而CLK不打孔只走表层，是否可行？
如果这样CLK与地址组/控制组之间误差又在多少合适？
4）一般情况下，CLK与最短的DQS之间，最大误差差多少可以接受？
CLK与DQS之间间距需要符合5W还是3W就可以？
: u" l, M1 H: {) y; x/ c5）数据组最长的走线不要超过多少为佳？
6）VTT电阻到内层的PAD之间的最长的走线长度需要控制在多少以内？
7）RESET、CS和ALERT需要等长处理吗？
8）HDMI、DP差分等长组内多少合适。考不考虑差分对与差不对之间的误差？
/ @/ o" M2 K' L5 h+ K, _, [: e$ B
如果还有其他需要特别注意的，请各位补充。
谢谢！

we167527

zhangxiang0270 发表于 2019-10-16 10:55
建议看下这个回答https://zhidao.baidu.com/question/491285617.html

1 S' h" Z9 J4 L% e我明白了~
是不是CLK大于地址组1000mil的长度跟小于地址1000mil是一样的吧？
CLK并不会在达到内存端后保持等待地址的到来。
而是CLK和地址在控制端源源不断的一直发送出来。
经过不同的等长路径后，每一个CLK和地址的周期的延时误差是一样的。
1 J% u- y: [: h4 y7 E
) T8 N( x' `1 ~0 ~1 a不管控制端发送的地址正确数据是多少，假设是0X01；再到达内存端后，
; z( [: X* O) F/ W; k$ ZCLK和地址数据满足内存颗粒的建立时间和保持时间后，就会被认为是正确
% E9 I" n: l2 b* `! z& t) L) Q数据而被采集存储，假设这是采集的时间是0X02。
8 h: L& \5 D5 ^, }- E
再问个问题：
http://www.edadoc.com/cn/TechnicalArticle/Show.aspx?id=1015
7 F3 Z8 i5 g( I/ `8 S1）上述文章中最后一段计算中等到延时误差在160ps*6mil/S=±960mil。
# Y+ S8 V+ Y* K) u5 L# Y* ~5 r3 ^这里取的160是下面式子中最小的值吧？？？
- v' |# C9 g+ D* A$ \/ F1 _2）如果T_vb-T_setup或者T_hold-T_va其中一个式子等于的是100mil，另一个是200mil。误差的范围就变成100ps*6mil/S=±600mil了吗？？？
( [0 q: L4 K/ U' d* h. Z& ~0 h计算公式：
T_vb-T_setup=375-215=160ps
5 z3 w- e9 y2 O2 l' @4 q. c; l) rT_hold-T_va=-160ps
* Z8 {( a# K$ H/ o; |3 L3）T_pcbskew>T_hold-T_va的式子是不是可以改成：
$ k2 U4 B* h4 w3 n. d6 AT_va-T_hold>T_pcbskew？？？
6 {: \) T0 G* H4 c, B/ d

zhangxiang0270

we167527 发表于 2019-10-8 15:17
我的做法是：
6 q% U3 E* ~  Z/ Z/ Z1）数据组内误差+/-25mil。
且不考虑DQS与组内数据线和掩码线之间的误差。只做DQS差分对之 ...

( n+ S- z  l0 w; N+ ?. @这个如果偶芯片资料的画按芯片资料来，没有按经验来，严格点好，给个某公司某平台给你做参考，DQ-DQS（DQS-500 mils <= DQ <= DQS+500 mils）；DQ-DQ（Max DQ – Min DQ <= 40 mils);DQS-CLK(CLK-2500mils <= DQS <= CLK+1500 mils);CMD-CLK(CLK-500 mils <= CMD <= CLK+500 mils);CMD-CMD(Max CMD – Min CMD <= 200 mils);CLK-CTRL(CLK-100 mils <= CTRL <= CLK);CLK and CLK# length matching should be within ± 5mils.DQS to DQS# length matching should be within ± 5mils.这是前几年的旧平台要求，新的芯片资料比这要求更严；至于长度也不是越短越好要看芯片要求，以前做过一款服务器PCIE3.0要求3000-8000MIL，结果长度小于3000出问题，把长度加长了才解决；
( c3 [, T# @& ~; e0 R( R1 h# S

we167527

" G* J1 h( F* I% M7 X我的做法是：
. y+ ?- }! c2 f* J" j0 H$ B1）数据组内误差+/-25mil。
* N* ?, L8 J! v+ l  }且不考虑DQS与组内数据线和掩码线之间的误差。只做DQS差分对之间误差+/-5mil即可。
: W- ^, v1 x9 [$ X) z2）地址/控制组内误差+/-100mil。
不考虑CLK与组内其他走线的误差，一般选择CLK做最长的那组，CLK差分对之间误差+/-5mil。
3）如果数据组内地址/控制组走内层。CLK我也会选择走内层。如果地址/控制组走多层，我也
" k( s) C2 x! h3 H1 a8 v选择CLK走多层中的某一层。
% t/ D7 x6 B+ W' Z# m( P9 _  T4）一般不考虑CLK与最短的DQS之间的误差。
, r6 ?& \* j4 E$ N0 Z1 u" G! Y一般CLK与DQS之间走3W即可。
5）一般不超过2500mil。不过也不会太在意。
9 T/ c, M5 P, [' B/ J6）一般不超过500mil。也是不太在意。
9 J/ t3 I. S) ^' O$ L- J3 x( `+ m7）一般都做等长处理。也有不做的！
8）差分组内+/-10mil。组对组+/-200mil或者+/-100mil。
以上未经过10G以上的信号测试和仿真，不知道有哪些地方不对，请指正补充！
谢谢！

jiuiyuop

这个问题芯片手册里面应该都有的，下面是我的经验值，都是比较保守些的
1，ddr数据线等长一般参考DQS+/-10th就可以，当然也可以适当放大
2 地址线参考CLK+/-15或+/-20都可以
1 ~" U9 O: x# S* y3 DQS和CLK的对内误差5mil就行
4DDR4一般要考虑过孔长度
5clk和DQS要根据手册看有时候有长度要求，有时候没有
6clk和Dqs间距问题，3W可以，不过能大点还是大点好，间距不允许的话小点也行
2 {  P( i  j+ ?7REST不需要做等长
$ t! H* N  f! y" x$ G

糖糖一号

:学习了解下

we167527

jiuiyuop 发表于 2019-10-8 15:24
这个问题芯片手册里面应该都有的，下面是我的经验值，都是比较保守些的
: m6 z& ?! c8 @2 L2 o1，ddr数据线等长一般参考DQS+/-10 ...

5 m$ \1 f4 j$ w# b) u谢谢！
好严格！数据组做+/-10mil。可以理解！
3 t5 S9 K3 w4 v" x1 G5 ]地址/控制组做+/-10mil或者+/-20mil好严格！
, u$ l& w: e; w8 {% w地址/数据组都要同组同层还是可以多层？

jiuiyuop

we167527 发表于 2019-10-8 16:11
5 v* W$ }) N2 n  D2 o; y9 r谢谢！
! q6 r; f/ N5 c1 m好严格！数据组做+/-10mil。可以理解！
地址/控制组做+/-10mil或者+/-20mil好严格！

1 O* [7 M4 T: ^/ e, _4 G数据线要同组同层，地址线可以多层走线
' i0 Z0 r; O9 ~4 j1 W$ ~! w

zhangxiang0270

we167527 发表于 2019-10-8 15:17
我的做法是：
. ]9 V: X7 K7 G: `# u- F, o$ P3 m! i: t1）数据组内误差+/-25mil。
" a- W( j1 [5 C且不考虑DQS与组内数据线和掩码线之间的误差。只做DQS差分对之 ...

we167527

jiuiyuop 发表于 2019-10-9 09:24
  j, X- A( t3 c8 I数据线要同组同层，地址线可以多层走线

明白~
" o# E" e: v# n) Y% f6 \2 \$ d请问有没有试过数据组走线长度大于CLK的情况！
这种情况还能跑起来嘛？
7 n; c' [! u' `* T8 f$ p% L0 d

we167527

zhangxiang0270 发表于 2019-10-9 10:47
( V- h+ T( O* Y. K- Z$ }9 I( N这个如果偶芯片资料的画按芯片资料来，没有按经验来，严格点好，给个某公司某平台给你做参考，DQ-DQS（DQ ...

谢谢！
请问有没有试过数据组走线长度大于CLK的情况！
7 \" F, Z' n# T0 m5 d2 {8 j大于个20mil应该没有问题！如果大于100/200mil的情况下！
不知道跑1066之类的高速起来会怎么样？

zhangxiang0270

we167527 发表于 2019-10-9 13:45
  p# ?& C; D: N# t谢谢！
请问有没有试过数据组走线长度大于CLK的情况！
% i8 M' ]  n2 I3 J$ v) M9 s大于个20mil应该没有问题！如果大于100/200mil的 ...

: y' a3 U0 O, X/ w数据组走线经常大于CLK，有时候大几百MIL的情况都有
( i% O7 F3 h3 l3 `$ k

zhangxiang0270

we167527 发表于 2019-10-9 13:45
' m0 \9 p" c; s* n9 P, l! y. Z谢谢！
3 i. p( g) H8 D7 }请问有没有试过数据组走线长度大于CLK的情况！
大于个20mil应该没有问题！如果大于100/200mil的 ...

2 M$ M4 o& r& e: d( N6 E我们产品要求跑到2133
" h2 X1 i" w$ G3 |  b' J

we167527

zhangxiang0270 发表于 2019-10-10 14:11
, ?2 z/ g7 B' }( g" i  i- \我们产品要求跑到2133

. x" E$ m2 E- k4 B' @( N* R谢谢！
请问是数据组走线大于DDR时钟CLK差分线吗？
如果大于1000mil有没有试过？比如跑个1066。
2 |1 S  q: Y  ~0 \# W7 L3 {数据组大于CLK会不会有一定的风险？？？

zhangxiang0270

we167527 发表于 2019-10-10 15:11
谢谢！
请问是数据组走线大于DDR时钟CLK差分线吗？
0 v0 N, p* |7 h' P+ S9 d如果大于1000mil有没有试过？比如跑个1066。

+ Y3 ~8 b8 Z5 B4 S是的，大于1000MIL也跑过
# o+ q% ^" H# t+ X' a- p( o9 E5 c5 n

we167527

zhangxiang0270 发表于 2019-10-11 15:30
, o4 o  Q9 t; u: ^0 E. R* I是的，大于1000MIL也跑过

请问为什么可以跑起来啊？不会丢数据吗？能否详细说明下？？？
# G& R0 j7 I" B: K( Q8 z