|
|
EDA365欢迎您登录！
您需要 登录 才可以下载或查看，没有帐号？注册
x
本帖最后由 mytomorrow 于 2019-9-23 09:48 编辑
% R5 v* j9 k: ^9 o. J! e0 S, {
2 k+ e3 p6 [& }: \altium Designer18中如何对DDR3的数据和地址线进行等长线和蛇形走线- Y; a! Y' Q7 b, O& l D9 J* }
, P2 k, [/ i! X6 J3 s3 N
PCB布线中为了满足差分的需求需要布等长线，为了满足高速时序的需求需要布蛇形线，下面以布SDRAM的地址线为例来说一下布蛇形线的过程，等长线同理。1 q+ K: E+ C) g4 [! l5 Y
, C- m( \+ D" ? \1 r5 R. l1 e
1、首先要为所有要画等长线的网络，放置上类2 A6 V( N# F9 d; D
' f Y3 e! p3 E, ^
- G! D% B4 ]6 g/ M: F) b
! \3 |2 G+ a7 e! @$ G' j3 p
类的属性，按Tab键进行设置。名字无所谓，只要“Value”相同就行。
% _/ s7 o: U! `2 c( T7 Y/ i7 R! g' O, Q0 [ k6 J {5 N) Q
( ~. x1 W4 o3 a( f
1 }: E& w; k" {- C g# D8 V
% |+ a1 H4 v7 c8 |4 j1 V- N( e
" N; ?9 T3 Q+ z; l2 x* L
* e8 s, ~) I" h0 G1 P# C! o |
|
/1 
发表于 2019-9-23 09:37
收藏
淘帖
支持！
反对！
