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一步步实现DDR布线

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1#
发表于 2019-5-13 17:17 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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福利~~!详解DDR的布线拓扑以及allegro规则设置,一步一步实现DDR的布线~!附件如下:
4 w% }& w- o9 W9 E/ B
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推荐
 楼主| 发表于 2019-5-16 10:26 | 只看该作者
FEIL 发表于 2019-5-16 10:03
1 P5 U* i; _' m/ @" y4 m8 U有一个疑问,为什么DDR1/2采用星形结构,DDR3采用菊花链结构

1 A3 u9 O& Z2 I8 h; W 对于DDR2和DDR3,其中信号DQ、DM和DQS都是点对点的互联方式,所以不需要任何的拓扑结构,然而列外的是,在multi-rank DIMMs(Dual In Line Memory Modules)的设计中并不是这样的。在点对点的方式时,可以很容易的通过ODT的阻抗设置来做到阻抗匹配,从而实现其波形完整性。而对于 ADDR/CMD/CNTRL和一些时钟信号,它们都是需要多点互联的,所以需要选择一个合适的拓扑结构,图2列出了一些相关的拓扑结构,其中Fly- By拓扑结构是一种特殊的菊花链,它不需要很长的连线,甚至有时不需要短线(Stub)。 对于DDR3,这些所有的拓扑结构都是适用的,然而前提条件是走线要尽可能的短。Fly-By拓扑结构在处理噪声方面,具有很好的波形完整性,然而在一个4 层板上很难实现,需要6层板以上,而菊花链式拓扑结构在一个4层板上是容易实现的。考虑到波形的完整性,以及尽可能的提高分支的走线长度,同时又要满足板层的约束要求,在基于4层板的DDR3设计中,最合理的拓扑结构就是带有最少短线(Stub)的菊花链式拓扑结构。

点评

谢谢解惑,学习了  详情 回复 发表于 2019-5-16 15:25
  • TA的每日心情
    开心
    2020-9-1 15:42
  • 签到天数: 1 天

    [LV.1]初来乍到

    推荐
    发表于 2019-5-16 15:25 | 只看该作者
    xiaoxiaozhou 发表于 2019-5-16 10:26
    / t$ {/ w) ]  e1 |4 c3 S6 m( X" g 对于DDR2和DDR3,其中信号DQ、DM和DQS都是点对点的互联方式,所以不需要任何的拓扑结构,然而列外 ...

    8 t& b& X- q9 J' o, _谢谢解惑,学习了
    ) m  z# |5 {& t" `' {8 H2 I: g
  • TA的每日心情

    2021-12-9 15:09
  • 签到天数: 75 天

    [LV.6]常住居民II

    2#
    发表于 2019-5-13 17:33 | 只看该作者
    来学习学习

    该用户从未签到

    7#
    发表于 2019-5-13 17:53 | 只看该作者
    了解一下啊
    / b0 x8 L$ E: l
  • TA的每日心情

    2025-6-16 15:10
  • 签到天数: 82 天

    [LV.6]常住居民II

    11#
    发表于 2019-5-13 18:43 | 只看该作者
    666666666666666666666
  • TA的每日心情
    郁闷
    2024-11-1 15:35
  • 签到天数: 2 天

    [LV.1]初来乍到

    12#
    发表于 2019-5-13 19:46 | 只看该作者
    knak看看,学习了
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