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EDA365电子论坛网»电子社区 › EDA工具&PCB设计 › Cadence Allegro论坛 › allegro 16.6 导入网表,PSM/PAD/DRA文件齐全，仍然提示 ...
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allegro 16.6 导入网表,PSM/PAD/DRA文件齐全，仍然提示一下错误

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fangxiaoyan

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发表于 2015-4-15 20:49 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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x
本帖最后由 fangxiaoyan 于 2015-4-16 20:34 编辑 : A% n! |* r0 F( @
5 _2 K: Y8 T+ b
如题，allegro  16.6 导入网表出错，调用别人的封装，错误信息如图1.
' f: c1 y% s  X7 p& C6 Y1 Q8 J" V- u9 L- |) j" k( K# d9 \
  提示封装的引脚缺失，共有10个元件的封装
; D& l. y3 w' t5 B. O6 Y( z3 B7 a; o! j" ^  D; R- t
打开其中一个DRA文件，发现缺少引脚，如图2所示: P* _8 J9 a( J2 f, ?6 k
8 R9 G5 y$ C$ |+ w
  U2 l/ G) x$ {
这个封装文件在别人的电脑上可用，不缺引脚，而且PSM/PAD/DRA文件齐全，为啥调用过来出现这种错误？" a. e, U' W) h6 O
; t( j. j% A* G: W2 R2 h
' z3 [7 L( u, r( L1 x. [
请问除了重画封装，补上引脚，有没有其他方法？; ?# G7 \7 R9 ^  J. M+ [$ R7 s9 D) \

DST导入网表报错.png (25.14 KB, 下载次数: 6)

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DRA引脚缺失.jpg (55.36 KB, 下载次数: 11)

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fangxiaoyan

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 楼主| 发表于 2015-4-17 18:11 | 只看该作者
dzkcool 发表于 2015-4-17 09:26% E5 e( Y8 C" Q5 Z
dra文件里面要有焊盘才行。0 H% T  K" i; c. b. g0 W' t) b
你从别人的板子上导出封装之前，把封装库路径(尤其是PadPath)设置到板子所在目 ...
' ]0 o: e7 z, |# {' D" v) a* x
导出封装成功，可以看到FPC_10_0_5M  正常 ，图1.
- N/ `8 ?( _( R; y9 N  z5 `+ E5 d3 ]
回看原理图这个元件，图2，图1和图2引脚一致，5 l. q1 ?" T5 n# b
3 v. [# ~3 H( l" U

$ S- o+ _. P9 _/ h. {* t但导入网表时提示[size=14.3999996185303px]FPC_10_0_5M[size=14.3999996185303px] 缺少引脚，图3
0 c1 V# w3 H3 q0 l. c% j[size=14.3999996185303px], Q7 l% x3 B6 Y7 [8 a: u. z9 h  k0 }" f

: ~/ A% D, [" `9 V# ~$ \5 `[size=14.3999996185303px]
, k9 g  F) O2 W8 D9 k5 o: A4 C. u0 K. E$ |6 D" X
[size=14.3999996185303px]编辑原理图的这个元件，并没有看'UART'脚。1 w" F4 U4 \  y
0 w% H: @  [% D/ d

  m5 p0 C! w6 l. L# D: I( D- \) @5 X封装重画，原理图这个元件重画，仍然有这个错误。
! J4 ^% x1 S( q5 R4 @( T: _
$ S& V6 H( y8 ?, k% b/ D+ f. ]( u2 L( w# b  ]( o5 L6 c5 l8 J# P
求教！! V# q6 W* V' d3 |  n- ~

导出封装FPC.png (7.49 KB, 下载次数: 12)

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原理图FPC.png

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 楼主| 发表于 2015-4-21 17:32 | 只看该作者
dzkcool 发表于 2015-4-21 13:05
; H. k4 P9 l9 X* x6 W我没做任何改动，只是导入了一下网表，没发现什么问题。

& F' Q1 r5 N  ^8 ?% q  [我这边生成网表无错，导入的时候提示上述ERROR 。以OTHER的方式导入，ERROR中涉及的3个PART不能放置到板框内，其他的元件可以放置。5 {8 V- f2 w  f! F8 x
$ q/ ~6 N; I. t8 V. T. l0 T$ N
跟生产网表/导入网表的设置有关么？6 T; ?0 X, I+ P0 a% ?8 }

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dzkcool
我直接用第一方导入，没任何问题。  详情 回复 发表于 2015-4-21 17:53

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dzkcool
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    发表于 2015-4-22 10:37 | 只看该作者
    fangxiaoyan 发表于 2015-4-22 09:43
    6 O( ]) w9 E3 d% g; v现在是不是可以一个个排除   1.生成网表时的选项有关  2电脑的环境。pads 与allegro 可以共存啊。奇怪了 ...

    $ w6 O* l/ i+ k7 t7 c估计跟1、2有关。5 \4 G) ~  d1 n, x5 a
    实在看不下去了，大哥，你才是楼主，不要老是称呼我是楼主2 z) N6 k' q4 A
    " e0 O  B! @) J3 H+ N6 S7 q1 Z

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    fangxiaoyan
    恩，学习了。“楼主”是女子。刚毕业，做项目管理。不懂的很多，别见怪哈。  详情 回复 发表于 2015-4-22 13:45

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    fangxiaoyan

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    2#
     楼主| 发表于 2015-4-16 20:32 | 只看该作者
    没人知道么，还是问题太幼稚了？

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    [LV.8]以坛为家I
    3#
    发表于 2015-4-17 09:26 | 只看该作者
    dra文件里面要有焊盘才行。1 u) T$ R( I1 i7 ]& h. l- J3 v7 L% N
    你从别人的板子上导出封装之前，把封装库路径(尤其是PadPath)设置到板子所在目录下，然后再导出封装。

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    fangxiaoyan
    导出封装成功，可以看到FPC_10_0_5M 正常 ，图1. 回看原理图这个元件，图2，图1和图2引脚一致， 但导入网表时提示FPC_10_0_5M 缺少引脚，图3 编辑原理图的这个元件，并没有看'UART'脚。 封装  详情 回复 发表于 2015-4-17 18:11
    fangxiaoyan
    同事直接发的封装文件。现在打算重新从同事的板子导出，再试下。  详情 回复 发表于 2015-4-17 10:35

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    4#
     楼主| 发表于 2015-4-17 10:35 | 只看该作者
    dzkcool 发表于 2015-4-17 09:26
    ) a8 h, Q& }4 C  l5 |4 ^- V/ p' Vdra文件里面要有焊盘才行。6 Y* E) Q# A7 J, E
    你从别人的板子上导出封装之前，把封装库路径(尤其是PadPath)设置到板子所在目 ...
    4 k: Q+ a4 q/ z! |  Z; ~" U& Q( z
    同事直接发的封装文件。现在打算重新从同事的板子导出，再试下。
    ) A. w& ^. b% \$ R, O' ^- H" o

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    6#
    发表于 2015-4-21 08:26 | 只看该作者
    原理图上有其他元件用到FPC_10_0_5M这个封装吗？每个都要看下。
    * j! m4 Z9 c; T) z0 G0 y  C7 C7 d如果没问题，把原理图和封装放上来看看吧。

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    fangxiaoyan
    检查完毕，没有其他元件用到这个封装  详情 回复 发表于 2015-4-21 10:15

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    7#
     楼主| 发表于 2015-4-21 10:15 | 只看该作者
    dzkcool 发表于 2015-4-21 08:262 E0 o, P, z, n
    原理图上有其他元件用到FPC_10_0_5M这个封装吗？每个都要看下。" t- e# l- P# K3 F
    如果没问题，把原理图和封装放上来看看吧 ...
    + E/ l7 g5 N& i, B, h% q! Z2 ?
    检查完毕，没有其他元件用到这个封装" `. c% p! Z  Q( h% P

    DEBUG_BOARD_0523P1.rar

    30.08 KB, 下载次数: 6, 下载积分: 威望 -5

    原理图

    FT232.rar

    19.47 KB, 下载次数: 5, 下载积分: 威望 -5

    BRD文件

    lib.rar

    257.69 KB, 下载次数: 5, 下载积分: 威望 -5

    库文件

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    我没做任何改动，只是导入了一下网表，没发现什么问题。  详情 回复 发表于 2015-4-21 13:05

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    发表于 2015-4-21 13:05 | 只看该作者
    fangxiaoyan 发表于 2015-4-21 10:15
      D: D. j( Y5 \% {' [+ G& |# l; y检查完毕，没有其他元件用到这个封装
    1 W, T- J$ I' C3 Y5 [; V
    我没做任何改动，只是导入了一下网表，没发现什么问题。8 x# w7 o6 ]+ i8 y) d: W( p
    FT232-eda365.rar (43.18 KB, 下载次数: 2) # R) b  K/ L- R8 N' w' Q: k+ l

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    fangxiaoyan
    我这边生成网表无错，导入的时候提示上述ERROR 。以OTHER的方式导入，ERROR中涉及的3个PART不能放置到板框内，其他的元件可以放置。 跟生产网表/导入网表的设置有关么？  详情 回复 发表于 2015-4-21 17:32

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    fangxiaoyan 发表于 2015-4-21 17:329 ~9 M4 X7 P: _
    我这边生成网表无错，导入的时候提示上述ERROR 。以OTHER的方式导入，ERROR中涉及的3个PART不能放置到板 ...
    & T: M  x, ?" X% K8 W
    我直接用第一方导入，没任何问题。; v! w/ {3 Z/ @/ m, P

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    fangxiaoyan
    那找不出问题的原因了。  详情 回复 发表于 2015-4-21 19:06

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     楼主| 发表于 2015-4-21 19:06 | 只看该作者
    dzkcool 发表于 2015-4-21 17:53; A7 \3 |& A3 j
    我直接用第一方导入，没任何问题。

    6 A! w" z' h, B* E3 G' T7 c  z$ r! Q那找不出问题的原因了。; O7 V9 @9 U( O0 P7 U' D

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    dzkcool
    你在我导入的PCB上再重新导入一下网表呢？  详情 回复 发表于 2015-4-21 19:08

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    发表于 2015-4-21 19:08 | 只看该作者
    fangxiaoyan 发表于 2015-4-21 19:061 K- s8 \- `, `( ^. c: @
    那找不出问题的原因了。
    3 q1 F$ a7 ~/ B( V
    你在我导入的PCB上再重新导入一下网表呢？7 [5 l# ?; ?' l

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    fangxiaoyan
    导入的选项如图1， 导入报错如图2，  详情 回复 发表于 2015-4-21 19:21
    fangxiaoyan
    需要先导出网表，再重新导入网表？  详情 回复 发表于 2015-4-21 19:15

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    13#
     楼主| 发表于 2015-4-21 19:15 | 只看该作者
    dzkcool 发表于 2015-4-21 19:08
    ' W$ a. c2 h, @, ?& r' f& N, x你在我导入的PCB上再重新导入一下网表呢？

    7 E: U- A; \2 [- ?1 p7 m4 ?& C需要先导出网表，再重新导入网表？

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    dzkcool
    先从你的原理图中导出网表，再用我的brd导入网表。  详情 回复 发表于 2015-4-21 19:17

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    发表于 2015-4-21 19:17 | 只看该作者
    fangxiaoyan 发表于 2015-4-21 19:15; P; q. |1 ~7 a+ [2 f& f
    需要先导出网表，再重新导入网表？

    # ?* W& O3 b4 J# U* D& K先从你的原理图中导出网表，再用我的brd导入网表。
    2 y- a% b- ]0 E

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    fangxiaoyan
    楼主，以第三方的方式导入你的PCB，OK.  详情 回复 发表于 2015-4-21 19:24

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    fangxiaoyan

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    15#
     楼主| 发表于 2015-4-21 19:21 | 只看该作者
    dzkcool 发表于 2015-4-21 19:08
    & W- I) O" c5 `1 o你在我导入的PCB上再重新导入一下网表呢？

    3 e0 O) G7 T0 W8 I! S4 b  F导入的选项如图1，) P$ I) k/ e( K- u

    & ^% i) |, e; r3 h" |% C3 z导入报错如图2，) Z8 w, ~8 z8 W6 V+ r2 S: G0 k

    导入配置.png (55.33 KB, 下载次数: 7)

    1

    1

    导入报错.png (23.8 KB, 下载次数: 16)

    2

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    dzkcool
    太诡异了，我出的网表中根本就没有你截图的这个device信息。  详情 回复 发表于 2015-4-21 19:53

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