allegro 16.6 导入网表,PSM/PAD/DRA文件齐全，仍然提示一下错误

fangxiaoyan

dzkcool 发表于 2015-4-21 19:17
& J9 J) }- v* v. [* g先从你的原理图中导出网表，再用我的brd导入网表。

楼主，以第三方的方式导入你的PCB，OK.

dzkcool

fangxiaoyan 发表于 2015-4-21 19:21
* d" @0 w, h" `. u导入的选项如图1，
, G8 y: l6 o$ i. o' i
+ n' ?$ x* m, g导入报错如图2，

; z8 n* }$ c0 c! O# m  A, }/ U( O太诡异了，我出的网表中根本就没有你截图的这个device信息。

fangxiaoyan

dzkcool 发表于 2015-4-21 19:53
太诡异了，我出的网表中根本就没有你截图的这个device信息。

! W- D  N! u) n0 V# d楼主把网表发过来下，以第一方的方式导入看有没有变化

dzkcool

fangxiaoyan 发表于 2015-4-21 20:15
7 a1 h, b/ |4 c0 W3 F/ |0 m楼主把网表发过来下，以第一方的方式导入看有没有变化

$ z. @. K7 ?7 j1 T- S( t  C2 P% Z这是我从原理图导出的第一方网表
; t5 _. L. n0 b  T' Y
% w6 u; L; v8 |# d5 n) {5 A5 A allegro.rar (4.92 KB, 下载次数: 2)

2015-4-22 09:08 上传

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fangxiaoyan

dzkcool 发表于 2015-4-22 09:08
% F* B, v  P3 E$ [' P# `, x这是我从原理图导出的第一方网表

使用楼主的网表文件，正确导入。

fangxiaoyan

dzkcool 发表于 2015-4-22 09:08
这是我从原理图导出的第一方网表

: w+ O; u, ]3 C1 x3 C现在是不是可以一个个排除   1.生成网表时的选项有关  2电脑的环境。pads 与allegro 可以共存啊。奇怪了。

dzkcool

fangxiaoyan 发表于 2015-4-22 09:43
现在是不是可以一个个排除   1.生成网表时的选项有关  2电脑的环境。pads 与allegro 可以共存啊。奇怪了 ...

$ z0 F' C3 l( e% v: `估计跟1、2有关。
' z' [3 c) S  B6 D# Z实在看不下去了，大哥，你才是楼主，不要老是称呼我是楼主

# m. I" ~$ C" r) U

fangxiaoyan

dzkcool 发表于 2015-4-22 10:37
: b% k( a3 g+ ~+ E4 P+ w估计跟1、2有关。
: k8 j5 ]$ N$ P6 ^. D- {. L9 b; G( F实在看不下去了，大哥，你才是楼主，不要老是称呼我是楼主

恩，学习了。“楼主”是女子。刚毕业，做项目管理。不懂的很多，别见怪哈。

dzkcool

fangxiaoyan 发表于 2015-4-22 13:45
恩，学习了。“楼主”是女子。刚毕业，做项目管理。不懂的很多，别见怪哈。

玩笑而已，别当真
5 z& z6 f6 s% f: W5 ]. }. ~