allegro 16.6 导入网表,PSM/PAD/DRA文件齐全，仍然提示一下错误

fangxiaoyan

dzkcool 发表于 2015-4-21 19:17
先从你的原理图中导出网表，再用我的brd导入网表。

3 N& C7 H  C0 R7 i5 G楼主，以第三方的方式导入你的PCB，OK.
5 F) ~0 X8 I: c  O1 _: j* e, {8 W

dzkcool

fangxiaoyan 发表于 2015-4-21 19:21
5 i6 s. o) k; m2 q6 y& r" g+ u" B导入的选项如图1，
& u5 i" J4 E4 j+ U# F' x" A# k
2 @, G0 ?* C7 D' _0 d" @导入报错如图2，

太诡异了，我出的网表中根本就没有你截图的这个device信息。
, |- r5 X1 W+ _) ~, b1 ]9 X9 X

fangxiaoyan

dzkcool 发表于 2015-4-21 19:53
% x! l9 s: x3 V+ }- Z8 ]* O7 V太诡异了，我出的网表中根本就没有你截图的这个device信息。

楼主把网表发过来下，以第一方的方式导入看有没有变化

dzkcool

fangxiaoyan 发表于 2015-4-21 20:15
楼主把网表发过来下，以第一方的方式导入看有没有变化

这是我从原理图导出的第一方网表
  t- ?! [. F; v. C# G% |  C
; w  w0 u( V% O2 d: B+ T allegro.rar (4.92 KB, 下载次数: 2)

2015-4-22 09:08 上传

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# P& l3 v9 `& `2 f

fangxiaoyan

dzkcool 发表于 2015-4-22 09:08
这是我从原理图导出的第一方网表

使用楼主的网表文件，正确导入。

fangxiaoyan

dzkcool 发表于 2015-4-22 09:08
这是我从原理图导出的第一方网表

现在是不是可以一个个排除   1.生成网表时的选项有关  2电脑的环境。pads 与allegro 可以共存啊。奇怪了。

dzkcool

fangxiaoyan 发表于 2015-4-22 09:43
+ ]) j9 {! p+ q现在是不是可以一个个排除   1.生成网表时的选项有关  2电脑的环境。pads 与allegro 可以共存啊。奇怪了 ...

# t1 j+ Y3 q  d- v& F! s估计跟1、2有关。
/ P' W; \) O% U) s1 ^实在看不下去了，大哥，你才是楼主，不要老是称呼我是楼主
1 \1 j9 b: o0 x, l$ g& `

fangxiaoyan

dzkcool 发表于 2015-4-22 10:37
$ ?9 L+ \) _* `. t7 l  T估计跟1、2有关。
实在看不下去了，大哥，你才是楼主，不要老是称呼我是楼主

$ M+ t# p; O; c  n& s+ Q恩，学习了。“楼主”是女子。刚毕业，做项目管理。不懂的很多，别见怪哈。

dzkcool

fangxiaoyan 发表于 2015-4-22 13:45
+ \% r( z9 P% v  p5 x) X1 e1 [$ C恩，学习了。“楼主”是女子。刚毕业，做项目管理。不懂的很多，别见怪哈。

玩笑而已，别当真