allegro 16.6 导入网表,PSM/PAD/DRA文件齐全，仍然提示一下错误

fangxiaoyan

dzkcool 发表于 2015-4-21 19:17
' p5 J9 [' q9 v( D先从你的原理图中导出网表，再用我的brd导入网表。

楼主，以第三方的方式导入你的PCB，OK.

dzkcool

fangxiaoyan 发表于 2015-4-21 19:21
) P* |, [" b$ ]  D3 a/ |  O7 i# h7 l导入的选项如图1，

0 e' X/ t# ^) r) {3 O, A2 N导入报错如图2，

太诡异了，我出的网表中根本就没有你截图的这个device信息。

fangxiaoyan

dzkcool 发表于 2015-4-21 19:53
" t1 H9 [6 D" ?太诡异了，我出的网表中根本就没有你截图的这个device信息。

) v! k, M9 @$ s2 j. P9 F楼主把网表发过来下，以第一方的方式导入看有没有变化
% H; B4 P1 D& b% k1 z; X( Z6 ~; v; X

dzkcool

fangxiaoyan 发表于 2015-4-21 20:15
楼主把网表发过来下，以第一方的方式导入看有没有变化

这是我从原理图导出的第一方网表
: ^6 \  L. Z8 h7 j5 R
: v- O9 L5 A" `. ? allegro.rar (4.92 KB, 下载次数: 2)

2015-4-22 09:08 上传

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fangxiaoyan

dzkcool 发表于 2015-4-22 09:08
4 p; r, H5 i, W3 T- t; Z这是我从原理图导出的第一方网表

# r( f3 s4 I/ d- l" O8 G3 S+ `使用楼主的网表文件，正确导入。

fangxiaoyan

dzkcool 发表于 2015-4-22 09:08
, g+ G9 E5 c' ]" @这是我从原理图导出的第一方网表

现在是不是可以一个个排除   1.生成网表时的选项有关  2电脑的环境。pads 与allegro 可以共存啊。奇怪了。

dzkcool

fangxiaoyan 发表于 2015-4-22 09:43
, C" R4 {& S( W2 P; a现在是不是可以一个个排除   1.生成网表时的选项有关  2电脑的环境。pads 与allegro 可以共存啊。奇怪了 ...

; s% a# Z- F  Q) ~1 n& N) \  d估计跟1、2有关。
实在看不下去了，大哥，你才是楼主，不要老是称呼我是楼主

fangxiaoyan

dzkcool 发表于 2015-4-22 10:37
* H7 m% K% s, z2 [4 P估计跟1、2有关。
实在看不下去了，大哥，你才是楼主，不要老是称呼我是楼主

恩，学习了。“楼主”是女子。刚毕业，做项目管理。不懂的很多，别见怪哈。

dzkcool

fangxiaoyan 发表于 2015-4-22 13:45
恩，学习了。“楼主”是女子。刚毕业，做项目管理。不懂的很多，别见怪哈。

- P! Q8 S1 G2 @4 U2 \玩笑而已，别当真