allegro 16.6 导入网表,PSM/PAD/DRA文件齐全，仍然提示一下错误

fangxiaoyan

dzkcool 发表于 2015-4-21 19:17
) ~$ E7 y: T+ t# @先从你的原理图中导出网表，再用我的brd导入网表。

楼主，以第三方的方式导入你的PCB，OK.
  g1 `2 k4 V0 q- D. ]+ R

dzkcool

fangxiaoyan 发表于 2015-4-21 19:21
导入的选项如图1，
( \" X) t& U+ s- J* u
导入报错如图2，

太诡异了，我出的网表中根本就没有你截图的这个device信息。

fangxiaoyan

dzkcool 发表于 2015-4-21 19:53
太诡异了，我出的网表中根本就没有你截图的这个device信息。

楼主把网表发过来下，以第一方的方式导入看有没有变化
" m6 d* w1 ?" ?5 ^

dzkcool

fangxiaoyan 发表于 2015-4-21 20:15
楼主把网表发过来下，以第一方的方式导入看有没有变化

9 ^3 ^/ s3 T0 ^4 O' N+ [这是我从原理图导出的第一方网表
- q" _3 l# F4 a8 v
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2015-4-22 09:08 上传

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3 F5 \" q% {+ X  K$ P2 E) u& Q

fangxiaoyan

dzkcool 发表于 2015-4-22 09:08
' l- F# I2 j0 D( L这是我从原理图导出的第一方网表

使用楼主的网表文件，正确导入。

fangxiaoyan

dzkcool 发表于 2015-4-22 09:08
这是我从原理图导出的第一方网表

现在是不是可以一个个排除   1.生成网表时的选项有关  2电脑的环境。pads 与allegro 可以共存啊。奇怪了。
/ ~. M, t. ?9 }& \

dzkcool

fangxiaoyan 发表于 2015-4-22 09:43
7 q  A2 T( z) n# }) z& |9 z现在是不是可以一个个排除   1.生成网表时的选项有关  2电脑的环境。pads 与allegro 可以共存啊。奇怪了 ...

* j5 Q4 b! Y6 |5 c- L- B) U估计跟1、2有关。
0 ]9 F% T" Y  d6 O, |9 E实在看不下去了，大哥，你才是楼主，不要老是称呼我是楼主
  _: B3 R' Z' M( T

fangxiaoyan

dzkcool 发表于 2015-4-22 10:37
: v* Y& w" Z% o估计跟1、2有关。
8 t9 c; Y7 T! T, k3 K7 r实在看不下去了，大哥，你才是楼主，不要老是称呼我是楼主

恩，学习了。“楼主”是女子。刚毕业，做项目管理。不懂的很多，别见怪哈。

dzkcool

fangxiaoyan 发表于 2015-4-22 13:45
6 L2 @6 H5 }) h, h恩，学习了。“楼主”是女子。刚毕业，做项目管理。不懂的很多，别见怪哈。

4 ?$ U( S9 l" m" X5 q! X. T玩笑而已，别当真
; q% Z! Z! B% g2 l% O" a