找回密码
 注册
关于网站域名变更的通知
收藏本版 (35) |订阅

  FPGA|CPLD论坛 今日: 0|主题: 11266|排名: 35 

推荐主题

FPGA经典100问 之<HDL 28问>.pdf 2人参与 attachment Taio 2018-9-27 10:53 3 306 northseawind 2018-9-29 19:15
27个VHDL源代码 1人参与 attachment Taio 2018-9-29 10:51 0 298 Taio 2018-9-29 10:51
VHDL设计风格和实现.ppt 1人参与 attachment Taio 2018-9-28 10:12 0 428 Taio 2018-9-28 10:12
FPGA 电源的方案设计:电源设计的需求、难点、解决方案、工具资源 4人参与 attachment House 2018-9-20 10:37 4 382 xzjialei 2018-9-27 17:54
FPGA经典100问之<仿真 20问>.pdf 1人参与 attachment Taio 2018-9-27 10:53 1 253 abcde1234 2018-9-27 17:43
FPGA经典100问之<设计实现 31 问>.pdf 1人参与 attachment Taio 2018-9-27 10:54 1 209 abcde1234 2018-9-27 17:43
fpga该学什么 1人参与 House 2018-9-27 10:58 1 367 abcde1234 2018-9-27 17:43
FPGA经典100问之<下载验证 16 问>.pdf 1人参与 attachment Taio 2018-9-27 12:15 1 284 abcde1234 2018-9-27 17:38
FPGA经典100问之<入门与提高 5 问>.pdf 1人参与 attachment Taio 2018-9-27 12:15 1 415 abcde1234 2018-9-27 17:38
fpga应用经验谈.pdf 1人参与 attachment Zedd 2018-9-26 17:54 0 214 Zedd 2018-9-26 17:54
FPGA入门设计 2人参与 attachment Ferrya 2018-9-26 16:48 2 362 Allevi 2018-9-26 17:43
什么是fpga 1人参与 Ferrya 2018-9-26 17:32 0 349 Ferrya 2018-9-26 17:32
FPGA开发全攻略— 工程师创新设计宝典 基础篇 6人参与 attachment Taio 2018-9-18 09:57 6 413 liuchengyun 2018-9-26 14:13
基于Nios软CPU内核的FPGA非线性校正方案 1人参与 attach_img House 2018-9-25 10:25 1 335 cat12620 2018-9-25 15:13
静态时序分析与逻辑 1人参与 attachment A-Lin 2018-9-21 10:02 1 285 leleeda 2018-9-21 17:26
 基于FPGA之低速协议设计实验手稿及源码 1人参与 attachment A-Lin 2018-9-21 10:04 1 307 leleeda 2018-9-21 17:26
USB体系结构 1人参与 attachment A-Lin 2018-9-21 10:07 1 254 leleeda 2018-9-21 17:26
Xilinx FPGA设计进阶(提高篇) 1人参与 attachment House 2018-9-21 10:12 1 339 leleeda 2018-9-21 17:25
嵌入式系统Web服务器TCP/IP Lean 1人参与 attachment House 2018-9-21 10:14 1 394 leleeda 2018-9-21 17:24
一种基于可重构多FPGA的任务调度与任务复制方法 1人参与 attachment Ferrya 2018-9-21 10:17 1 303 wmz 2018-9-21 11:13
一种反熔丝FPGA设计 1人参与 attach_img Taio 2018-9-20 10:18 1 319 cat12620 2018-9-20 18:07
一个硬件工程师高手的设计经验分享 1人参与 attachment Diabloa 2018-9-20 10:22 1 307 cat12620 2018-9-20 18:06
分频器的设计与实现 1人参与 attachment Zedd 2018-9-20 10:39 1 283 mm58690 2018-9-20 17:58
HuaWei Verilog 约束 1人参与 attachment Zedd 2018-9-20 10:41 1 260 mm58690 2018-9-20 17:58
求助:在Quartus II 13.0上成功的程序,用13.1重新编译提示资源超出 attach_img zzzljb 2018-9-20 14:03 0 607 zzzljb 2018-9-20 14:03
下一页 »
还可输入 80 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则

关闭

推荐内容上一条 /1 下一条

EDA365公众号

关于我们|手机版|EDA365电子论坛网 ( 粤ICP备18020198号-1 )

GMT+8, 2025-7-22 08:59 , Processed in 0.109375 second(s), 13 queries , Gzip On.

深圳市墨知创新科技有限公司

地址:深圳市南山区科技生态园2栋A座805 电话:19926409050

返回顶部 返回版块