讨论下双面四片对贴DDR3的走线方案

szc1983 · 发表于 2014-7-5 13:59

kinglangji 发表于 2014-7-5 13:40( Q# K1 t. g/ E4 K
内层就必须要走成stripline么?不知道谁告诉你的(应该没人那么告诉你,是你自己猜的).....我说话比较冲,不 ...

晕，那内层不走成带状线还能走成？

kinglangji · 发表于 2014-7-5 14:06

szc1983 发表于 2014-7-5 13:597 s, p3 X0 D& U' }5 n' e7 n- [
晕，那内层不走成带状线还能走成？

6层板 3/4层按microstrip做的多了去了,绝对比按strip做的多.

szc1983 · 发表于 2014-7-5 14:11

kinglangji 发表于 2014-7-5 14:06( T/ K' ~6 X2 P& D! _! l' l
6层板 3/4层按microstrip做的多了去了,绝对比按strip做的多.

恩，那是没办法的情况下啊，6层板3/4层走线。
理论上从阻抗的角度来说是不优的，我是这样理解的，望各位指正

kinglangji · 发表于 2014-7-5 14:26

哪来的理论?阻抗是什么?说了半天你还是想当然的自己那么认为...strip比micro好,是因为什么,你猜下,不是阻抗,很容易猜的.

szc1983 · 发表于 2014-7-5 14:28

kinglangji 发表于 2014-7-5 14:26/ G$ E7 `. I4 P: K0 j, B2 y# [7 Z
哪来的理论?阻抗是什么?说了半天你还是想当然的自己那么认为...strip比micro好,是因为什么,你猜下,不是阻抗 ...

你误会了，我不是说带状线比微带线好
你用polor 去看一下，内层的有没有只参考一个平面的模型，呵呵

kinglangji · 发表于 2014-7-5 15:23

szc1983 发表于 2014-7-5 14:28% _1 v2 r Y) O% a' N
你误会了，我不是说带状线比微带线好3 I. @. i& |6 i, Z- ]9 Q
你用polor 去看一下，内层的有没有只参考一个平面的模型，呵呵

有图有真像...H2那个距离是47mil,就是你3层和4层的距离.那个值如果不小于10mil,对阻抗的影响很小,零点几ohm..
两张图,有没有47mil的那个参考层,阻抗只差3,,,实际上这个值应该比软件算出来的还要小,尤其是距离这么远的一个plane.

szc1983 · 发表于 2014-7-5 15:55

本帖最后由 szc1983 于 2014-7-5 16:06 编辑

kinglangji 发表于 2014-7-5 15:23, ~4 D6 t8 p; U, n9 V- Z
有图有真像...H2那个距离是47mil,就是你3层和4层的距离.那个值如果不小于10mil,对阻抗的影响很小,零点几o ...

嵌入式微带我的理解是微带线上面必须是绝缘的介质，比如线走在L2，L1层没有铜箔，L3 ref plane，这是嵌入式微带
普通微带上面就是Er=1 的AIR，区别就是在这个Er，嵌入式微带是FR4这种介质

而我的问题里在L3，L4走线，正对的上下方都是导电介质的，所以我的理解是这样的内嵌微带线是不成立的

kinglangji · 发表于 2014-7-5 16:07

本帖最后由 kinglangji 于 2014-7-5 16:08 编辑

理论上讲他确实不是纯粹意义上的微带,但是当L3和L4离的很远的时候,另一个参考层的影响非常小,你乐意因为那点影响不做那板子了就算了...从第一次回你那帖子就告诉你就只参考一个层就行了..大家都是这么做的,你自己爱犟就犟吧,最后一帖,不回了,
再说一句,有种你就按你开始那样做

szc1983 · 发表于 2014-7-5 16:28

本帖最后由 szc1983 于 2014-7-5 16:34 编辑

kinglangji 发表于 2014-7-5 16:07
7 A! [( F+ ^/ [! Q6 {6 P4 c理论上讲他确实不是纯粹意义上的微带,但是当L3和L4离的很远的时候,另一个参考层的影响非常小,你乐意因为那 ...

我觉的还是辩一辩有好处的，至少我觉的我对传输线的理解又进了一步
你讲的有一些道理，core芯板的两个铜箔中间的间隔很大，这个值对阻抗的影响很小
首先我不同意你对内嵌微带线的理解，另外并不是大家都这么做的就没有问题。
L3，L4 由于都只有一个完整的平面另一个参考的是不完整的，因而会产生阻抗的连续性问题，这是我的逻辑关系
至于大家都这么做的原因是因为PCB层数的限制，另外地址线对阻抗的要求并没有数据线，射频信号这么严格，或者说地址线阻抗不匹配而带来的影响比较小，所以大家都忽略这个问题
辩一辩还是很有好处的，另外不太欣赏你讨论问题的态度，呵呵

kinglangji · 发表于 2014-7-5 16:57

我说的都是大实话,,你都承认了对阻抗影响很小,后面又说会产生问题....
大家在影响很小的情况下都没产生问题,你就放心做吧
我跟这论坛回帖初衷都是想帮别人的,你得感谢我

szc1983 · 发表于 2014-7-5 17:41

kinglangji 发表于 2014-7-5 16:57$ b+ e# V8 K1 s2 y1 k2 p) F& @
我说的都是大实话,,你都承认了对阻抗影响很小,后面又说会产生问题....! W! C/ u9 ]; l* T& d
大家在影响很小的情况下都没产生问 ...

呵呵，谢谢你

zhangjunxuan21 · 发表于 2014-7-6 08:49

szc1983 发表于 2014-7-5 15:55' a' s/ _8 b' T9 \
嵌入式微带我的理解是微带线上面必须是绝缘的介质，比如线走在L2，L1层没有铜箔，L3 ref plane，这 ...

看到这个帖子还在讨论感觉还是蛮有意义的关于这个参考平面你可以理解成就近参考如图1所示 L2和L3之间的介质是5，L3和L4之间的介质是40，所以原则上L3的阻抗就近参考L2平面，不会跑去参考L4；同理L4和L5之间的介质厚度5，L4的阻抗就近参考L5，不会去参考L3。当然要是不在乎成本的话，最好是理论上的一层走线一层地，这样内层网络就被地网络包着，干扰更小

zhangjunxuan21 · 发表于 2014-7-6 08:57

szc1983 发表于 2014-7-5 16:28$ |$ d9 {$ G7 n' }
我觉的还是辩一辩有好处的，至少我觉的我对传输线的理解又进了一步
% p! {& @# t0 D; b你讲的有一些道理，core芯板的两个 ...

另外我也觉得你这个说的有些道理，所以有可能的情况下，尽量不要让数据线和地址线参考电源平面来做阻抗，曾经做过一版，ddr3跑不到1600M，挂了，当然速率不高的话，比如800M，你随便参考，应该不会有问题。很多时候我们做PCB没条件做仿真或者板子生产回来做验证，只能靠做板子的经验和理论来评估学习。不容易啊

zhuguangcs · 发表于 2014-9-26 09:23

楼主，能不能把你画完DDR部分的图我看一下啊？我学习一下

JerryYew · 发表于 2016-9-7 10:31

看看

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