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cadence16.0做封装时出问题

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1#
发表于 2008-8-28 09:29 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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allegro PCB Editor做封装时,Option标签页中的部分Subclass不随上边的Class变动。比如当选择Class为Etch时,Subclass有Top和Bottom,当我将Class切换至Analysis时,其对应的Subclass还是Top和Bottom,当切换Class至Anti Etch时,其对应的Subclass还是Top和Bottom。但有些Class的Subclass会显示正常,有些Class的Subclass显示的就是自己刚才看的那个Class的Subclass." J+ ^, v3 @, x( W5 }
Allegro PCB Editor做PCB时,并没有这个问题。另外用Allegro Package做封装(不是用Allegro PCB Editor)时,显示的Class没有Etch,如果做的是Flass symbol,总是提示没有Etch而无法进行,相比用Allegro PCB Editor画封装,多个Conductor这个Class.大家有没有碰到过这种情况?

未命名.JPG (214.72 KB, 下载次数: 3)

未命名.JPG

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2#
发表于 2008-8-28 11:36 | 只看该作者
这个还真的比较怪1 e+ `$ r$ i& p# f+ Q5 o
没有遇见过,目前正在用15.7,公司不允许用16.01

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3#
发表于 2008-8-29 09:08 | 只看该作者
原帖由 towner 于 2008-8-28 11:36 发表 8 @$ h2 D/ {% o8 u4 y
这个还真的比较怪
- F: J# C" v- j* \8 g没有遇见过,目前正在用15.7,公司不允许用16.01
! f9 V( }" g4 k, }% j
为什么不准用16.01???  我用16.0 16.01没遇到这个问题

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4#
发表于 2008-8-29 09:27 | 只看该作者
版本太多了,高的回不去15.7,资料内部交流起来诸多麻烦

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5#
 楼主| 发表于 2008-8-29 16:10 | 只看该作者
原帖由 mopengfei 于 2008-8-29 09:08 发表
# K8 f" s( P  d! v9 L7 C: [9 {3 y
$ I* A$ L1 n0 |为什么不准用16.01???  我用16.0 16.01没遇到这个问题

9 N9 t% ?' V  ^1 A: H! J" v  \
. N5 ?% h, c1 q, `( W% S我也想用16.01啊,可是找不到下载,电骡都没搜到,16.0看来真是BUG多多啊
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