Quartus II 编译出现以下错误，请高手指点！！！

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Clock_Generator.rar (397.36 KB, 下载次数: 12)

2013-12-20 08:18 上传

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4 V# Y& f, p* x& o  j

MR.59

手机看不图，顶一下

LHDDSHL

不可以在两个进程内，对同一信号进行赋值

646571959

LHDDSHL 发表于 2013-12-20 08:35
不可以在两个进程内，对同一信号进行赋值

% M9 a0 y6 z2 N3 y% F高手能否帮我把工程改下，我刚入门，实在改不通

646571959

解决了

SavaMcSava

You have module Clock_Generator.v
- N/ W3 ?1 O  S) v! i' q7 R3 s$ _with port                      input [31:0] key_value
6 [( C* t9 }" `8 T3 Oand you set a instance of
key_scan_jitter key_scan_jitter_inst
. {1 K# d7 m; H2 W; W        (
                .clk(clk),
                .rst_n(rst_n),
+ ]# H6 F/ B) j6 t. S                .key_data(key_data),
                .key_flag(key_flag),
                .key_value(key_value)
) N, ?9 e  o" N        );
In module key_scan_jitter.v
you have                          output[31:0] key_value
  B, l: ]3 c9 p5 S- M2 i5 L
So module have to source of key_value:
3 ?, C& z3 }  X+ M5 c# ^5 g: [1. From input port (may be 32 pins of chip)
7 x) T& _( A5 h$ ?2. From internal instance  key_scan_jitter

Altera can-t to do short circuit in your module.
5 u" Q( x% ^% T8 @+ R, s2 z

lvsy

顶层文件里，key_value的定义错了，不应该是input，是wire型，因为它是key_scan_jitter的输出。