Quartus II 编译出现以下错误，请高手指点！！！

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Clock_Generator.rar (397.36 KB, 下载次数: 12)

2013-12-20 08:18 上传

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/ {, l7 v$ R7 J

MR.59

手机看不图，顶一下

LHDDSHL

不可以在两个进程内，对同一信号进行赋值

646571959

LHDDSHL 发表于 2013-12-20 08:35
+ E% o7 Y+ j- I  p4 `不可以在两个进程内，对同一信号进行赋值

: K: \$ e0 r$ T4 a9 m/ \& y高手能否帮我把工程改下，我刚入门，实在改不通

646571959

解决了

SavaMcSava

You have module Clock_Generator.v
with port                      input [31:0] key_value
and you set a instance of
key_scan_jitter key_scan_jitter_inst
" I: U& \3 l; Q1 O% t        (
; u# i- N. o2 U5 e8 S; [: N                .clk(clk),
                .rst_n(rst_n),
3 O2 \( T7 i5 o( Q2 _+ p8 m! Y& v                .key_data(key_data),
                .key_flag(key_flag),
( L' k- I: F  |% \( i! {  W9 O                .key_value(key_value)
        );
In module key_scan_jitter.v
you have                          output[31:0] key_value
. [5 q7 _/ u' Y3 F* K
% _: R/ }: @' H1 H& O3 H+ L4 tSo module have to source of key_value:
: a' c: A6 r% R5 @1. From input port (may be 32 pins of chip)
2. From internal instance  key_scan_jitter
, [: Y2 v" O6 C* ~7 w6 y
0 L- u( E6 g$ h" |% RAltera can-t to do short circuit in your module.

lvsy

顶层文件里，key_value的定义错了，不应该是input，是wire型，因为它是key_scan_jitter的输出。