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Cadence EDA

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foxconn_kaka

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1#
发表于 2008-8-21 20:11 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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请问高手，小弟最近在学cadence 仿真软件 SPb15.2。" ~! A* y/ k. Z0 t8 {' Q
又一些问题不太明白，HDL，verilog，是什么意思啊>
7 f( E" k: y: h9 R多谢指点！

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shiningstars

该用户从未签到
2#
发表于 2008-8-21 20:40 | 只看该作者
???
- q: ^5 D  T; U/ B0 r2 Q( VHDL hard design language: w) I6 s% m2 {2 @: M9 _
verilog 是硬件设计语言的一种. q% F' u! z" q, _8 ?5 J; ]+ L
还有一种VHDL及AHDL
( Q7 Z6 r2 t; h2 Y( I" f不过这个好像在ALLEGRO中不怎么用啊
( }3 g8 f/ H7 I8 ~# ^: v估计是本人太水了

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