verilog 怎么写一个串口能够一次性发送多个字节

when90 · 发表于 2013-11-23 20:12

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如题我最近写了一个比较简单的verilog串口但一次性只能发送8位数据  （通过串口调试助手发送），如果我发送16位数据，后8位就会产生乱码  求高人指点  代码如下：系统50M时钟波特率 115200
接受模块：
module uartrx(clk,rx,dataout0,rdsig,dataerror,frameerror);

input clk;
input rx;
output dataout0;
output rdsig;
output dataerror;
output frameerror;

reg[7:0] dataout0;
reg rdsig,dataerror;
reg frameerror;

reg [7:0] cnt;
reg rxbuf,rxfall,receive;

parameter paritymode = 1'b0;
reg presult,idle;

always @(posedge clk)
begin
rxbuf<=rx;
rxfall<=rxbuf & (~rx);
end

always @(posedge clk)
begin
if(rxfall && (~idle))
begin
receive <= 1'b1;
end
else if(cnt == 8'd159)
begin
receive <= 1'b0;
end
end

always @(posedge clk)
begin
if(receive == 1'b1)
begin
case(cnt)
8'd0:
begin
idle <= 1'b1;
cnt <= cnt+8'd1;
rdsig <= 1'b0;
end
8'd24:
begin
idle <= 1'b1;
dataout0[0] <= rx;
//presult <= paritymode^rx;
cnt <= cnt + 8'd1;
rdsig <= 1'b0;
end
8'd40:
begin
idle <= 1'b1;
dataout0[1] <= rx;
//presult <= presult^rx;
cnt <= cnt + 8'd1;
rdsig <= 1'b0;
end
8'd56:
begin
idle <= 1'b1;
dataout0[2] <= rx;
//presult <= presult^rx;
cnt <= cnt + 8'd1;
rdsig <= 1'b0;
end
8'd72:
begin
idle <= 1'b1;
dataout0[3] <= rx;
//presult <= presult^rx;
cnt <= cnt + 8'd1;
rdsig <= 1'b0;
end
8'd88:
begin
idle <= 1'b1;
dataout0[4] <= rx;
//presult <= presult^rx;
cnt <= cnt + 8'd1;
rdsig <= 1'b0;
end
8'd104:
begin
idle <= 1'b1;
dataout0[5] <= rx;
//presult <= presult^rx;
cnt <= cnt + 8'd1;
rdsig <= 1'b0;
end
8'd120:
begin
idle <= 1'b1;
dataout0[6] <= rx;
//presult <= presult^rx;
cnt <= cnt + 8'd1;
rdsig <= 1'b0;
end
8'd136:
begin
idle <= 1'b1;
dataout0[7] <= rx;
//presult <= presult^dataout0[7];
cnt <= cnt + 8'd1;
rdsig <= 1'b0;
end
/*8'd152:
begin
idle <= 1'b1;
if(presult == rx)
dataerror <= 1'b0;

else

dataerror <= 1'b1;

cnt <= cnt +8'd1;
rdsig <= 1'b1;
end
*/
8'd152:
begin
idle <= 1'b1;
if(1'b1==rx)
frameerror <= 1'b0;
else
frameerror <= 1'b1;

cnt <= cnt + 8'd1;
rdsig <= 1'b1;
end
default:
begin
  cnt <= cnt + 8'd1;
  end
endcase
end

else
  begin
  cnt <= 8'd0;
  idle <= 1'b0;
  rdsig <= 1'b0;
  end
end

endmodule

发送模块：

module uarttx(clk,datain,idle,tx,wrsig);
input clk;
input[7:0] datain;
output idle;
output tx;
input wrsig;

reg idle;
reg tx;
reg [7:0] cnt;
reg send;
reg wrsigbuf;
reg wrsigrise;
reg presult;
parameter paritymode = 1'b0;

always @(posedge clk)
begin
wrsigbuf<=wrsig;
wrsigrise<=(~wrsigbuf) & wrsig ;
end

always@(posedge clk)
  begin
  if(wrsigrise && (~idle))
  begin
  send<=1'b1;
  end
  else if (cnt==160)
  begin
  send<=1'b0;
  end
  end

always @(posedge clk)
begin
  if(send==1'b1)
  begin
  case(cnt)
  8'd0:
  begin
  tx<=0;
  idle<=1'b1;
  cnt<=cnt+8'd1;
  end
  8'd16:
  begin
  tx<=datain[0];
  idle<=1'b1;
  //presult<=datain[0]^paritymode;
  cnt<=cnt+8'd1;
  end
  8'd32:
  begin
  tx<=datain[1];
  idle<=1'b1;
  //presult<=datain[1]^presult;
  cnt<=cnt+8'd1;
  end
  8'd48:
  begin
  tx<=datain[2];
  idle<=1'b1;
// presult<=datain[2]^presult;
  cnt<=cnt+8'd1;
  end
  8'd64:
  begin
  tx<=datain[3];
  idle<=1'b1;
//presult<=datain[3]^presult;
  cnt<=cnt+8'd1;
  end
  8'd80:
  begin
  tx<=datain[4];
  idle<=1'b1;
// presult<=datain[4]^presult;
  cnt<=cnt+8'd1;
  end
  8'd96:
  begin
  tx<=datain[5];
  idle<=1'b1;
//presult<=datain[5]^presult;
  cnt<=cnt+8'd1;
  end
  8'd112:
  begin
  tx<=datain[6];
  idle<=1'b1;
   //presult<=datain[6]^presult;
  cnt<=cnt+8'd1;
  end
  8'd128:
  begin
  tx<=datain[7];
  idle<=1'b1;
   //presult<=datain[7]^presult;
  cnt<=cnt+8'd1;
  end
  /*8'd144:
  begin
  tx<=presult;
  idle<=1'b1;
  cnt<=cnt+8'd1;
  end*/
  8'd144:
  begin
  tx<=1;
  idle<=1;
  cnt<=cnt+8'd1;
  end
  8'd160:
  begin
  tx<=1;
  idle<=1'b0;
  cnt<=cnt+8'd1;
  end
  default:
  begin
  cnt<=cnt+1;
  end
  endcase
  end
  else
  begin
  cnt<=8'd0;
  idle<=1'b0;
  tx<=1;
  end
  end
  endmodule

分频模块：
module clkdiv(sysclk,clkout);
input sysclk;
output clkout;
reg [7:0] cnt;
reg clkout;
always @(posedge sysclk)
begin
if(cnt==8'd12)
begin
clkout=1'b1;
cnt=cnt+8'd1;
end
else if(cnt==8'd26)
begin
clkout=1'b0;
cnt=8'd0;
end
else
begin
cnt=cnt+8'b1;
end
end
endmodule

zgq800712 · 发表于 2013-11-24 12:35

串口好像就8位数据位最多了，没有听过16位数据的。

以常用8位为例 1位起始位，8为数据位，1位奇偶校验可选，1位停止位。

你发16位怎么发现，单片机/电脑串口能行吗？

when90 · 发表于 2013-11-25 09:20

zgq800712 发表于 2013-11-24 12:356 x* q& \# i1 F; b3 q
串口好像就8位数据位最多了，没有听过16位数据的。
7 F" _% i# \& f" f
; p0 T% D* K" t$ @! j- T& Q以常用8位为例 1位起始位，8为数据位，1位奇偶校验可 ...

那假如我要通过串口发送一堆数据，那该怎么处理呢谢谢

zgq800712 · 发表于 2013-11-26 12:04

when90 发表于 2013-11-25 09:20
& Z& c5 F5 U) g那假如我要通过串口发送一堆数据，那该怎么处理呢谢谢

8位是一个字节，单片机等多是这样发的。
一次发送一个完整的串口帧，起始，数据，结束...
很多个数据就重复上面的过程。

tsw446507564 · 发表于 2013-12-3 16:33

看看

thename · 发表于 2015-8-1 18:36

4楼正解

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verilog 怎么写一个串口能够一次性发送多个字节

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