用过IS61WV10248BLL这款sram的请进

wf_2013

最近在弄实时图像显示问题，图像需要先经过处理再显示，中间需要存储器缓存一下。板子上的存储器是sram：IS61WV102488BLL,从网上下载了datasheet，又从网上找到了有关sram的VHDL代码，不怎么能看得懂。希望看到帖子的大牛指点一下。怎么用这款sram实现对实时数据的处理再显示，时序上应该怎么考虑？ 感谢！!

zgq800712

* g- l& Q: r3 L# r  \IS61WV25616    用过。
IS61WV10248BLL 这个是1MB*8的片子，20根地址线。
SRAM吗，无非就是地址(A0-A19)，数据线（IO0-IO7）和控制线(CE OE WE)。
* Y  T1 \( ]# H, l

zgq800712

reg state;
assign sram_cs = 1'b0;
9 [6 A& Q; R, P1 @9 `8 R$ ?assign sram_data =we?8'hz:wirte_data;
+ ?8 e) I" ^; S- p8 S) Ealways @(posedge clk or negedge rst)
. ^5 m; F7 R$ `9 T* f- L% rif(!rst)
0 w0 m2 t+ z7 a clk <= 1'b1;
else
state <= ~state;

: Y) k5 ]' z8 e4 a9 A, \' x2 \always @(posedge clk or negedge rst)
0 k, l1 Y! \( }if(!rst)
begin
end
1 U% ~, t  O, velse
! {! m: e2 W- z  begin
3 B: i! M/ [8 L- g        if(state ) //读,
          begin
                sram_addr <= read_addr;
                sram_we <= 1'b1;
                sram_oe <= 1'b1;
          end
       else
( ^$ J, U8 @0 d2 `% R/ \         begin //写
                read_data <=sram_data
                sram_addr <= write_addr;
+ ]& {/ X4 |) J7 O; v                write_data <= video_data;
6 q. [# J. }4 w0 a6 u/ ^3 t" G                sram_we <= 1'b0;
                sram_oe <= 1'b0;
/ _( `8 R- Y( c6 Q3 ?         end
; S/ _, g7 @% M  end


+ X' J1 `+ }0 E1 I

endmodule