cadence concept hdl使用问题

keenboyee

各位，我碰到一个使用cadence concept hdl的问题，寻求帮助！！！！！
/ G0 B) n5 b# q" @: P% t* ?比如，用一个芯片的POWER ,GND有很多个，使用part develop建立原理图封装。power ,gnd搞成总线形式，然后用concept hdl制作原理图，出现如下错误提示：Severity : Error (HDL Direct)
* f# f7 D* V7 O+ uDescription : ERROR(SPCOHD-124): Signal is declared to be both a scalar and a vector.
Object dump:
{
    page:  14
% F' S" M- k4 W# R, X) @4 _    instance:  
    cell name:
5 \, z2 h( B7 n4 y    pin name:  
}
  n" W) \* ?# D% B: H{
    page:  14
/ Y+ Z' }5 Q0 r% l    instance:  I17
* j' a! T; L4 B$ T4 Y1 t7 ]7 V  D) f    cell name: LTM4600HVIV
    pin name:  VIN<14..0>
: F3 [5 Q3 S, R( e# L0 {}
. q+ _: D7 H4 T+ }1 W7 s其意思是总线型的与单个信号不能匹配。我不想在原理图中把总线型信号展开，有什么好的 方法解决他？？
. `: m! _# i* M9 X. m, d5 Y$ P7 k( d:handshake

wolfwang

Signal is declared to be both a scalar and a vector这个应该是你重复定义了标量和矢量，需要设置下吧，或者在developer里的setup里设置下不要展开？