cadence concept hdl使用问题

keenboyee

各位，我碰到一个使用cadence concept hdl的问题，寻求帮助！！！！！
* e* k0 F2 \- `1 F) F( u比如，用一个芯片的POWER ,GND有很多个，使用part develop建立原理图封装。power ,gnd搞成总线形式，然后用concept hdl制作原理图，出现如下错误提示：Severity : Error (HDL Direct)
Description : ERROR(SPCOHD-124): Signal is declared to be both a scalar and a vector.
+ t& z$ c7 C  n& `8 _Object dump:
{
    page:  14
. I& {1 v+ }. k1 w    instance:  
    cell name:
    pin name:  
1 U# k; k3 F& E- _}
{
) J1 [$ r$ @& W8 F9 Z    page:  14
5 T. L$ J2 I) T# H$ t$ T! U0 a7 |    instance:  I17
    cell name: LTM4600HVIV
/ B) c7 |. e% {    pin name:  VIN<14..0>
2 A0 M2 V! S2 W6 a% L* `# X+ ^}
其意思是总线型的与单个信号不能匹配。我不想在原理图中把总线型信号展开，有什么好的 方法解决他？？
, ?$ P- f# K# L* Z! x! K:handshake

wolfwang

Signal is declared to be both a scalar and a vector这个应该是你重复定义了标量和矢量，需要设置下吧，或者在developer里的setup里设置下不要展开？