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[仿真讨论] DDR3差分时钟端接问题

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1#
发表于 2013-8-28 22:00 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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x
(1)在一个设计中,CPU挂了2个DDR3,差分时钟信号SCK和SCK#,走线拓扑结构为T型,原理图上的端接电路是从CPU出来SCK和#SCK上各串接一个0R电阻(SCK上为R1,SCK#上为R2,跟着它们之间跨接一个C1=10pF电容(原理图备注,此电容根据实际情况选贴200R,240R,10pF或不接等选择)。
) \; i7 _. [3 r+ f. g(2)SCK和SCK#的PCB走线上,串接电阻R1和R2和跨接电容C1相邻放置,且在T型拓扑的分叉点处,它们距离CPU端大约25mm;分叉点距离1#DDR3和2#DDR3的距离几乎相等,大约都为12mm。, C5 X- s' A' f$ ~2 L4 Z
(3)SCK和SCK#要求板厂做100R的阻抗。
5 J6 {, X, X9 p; {2 U  ?. q& J0 J
问题:
/ E. C; F+ y/ |1.差分时钟SCK和SCK#之间跨接电容(或电阻)C1的具体作用是什么?它应该怎样取值?/ N$ G0 T& s8 s6 _" S
2.为什么是做100R的阻抗,而不是50R?% f: h! P9 B8 @9 n& @

2 G) W5 K% y4 J( a  E( y- `: [( e1 R& P7 u- y% I+ a

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发表于 2018-11-6 11:26 | 只看该作者
godgyan 发表于 2018-9-27 15:338 T1 |. L5 {+ T- d9 f$ B
这是哪个规范?
5 V- Z2 T3 z' O2 Q7 l
看这里2 x- c1 G" B: r) A
/ K, n8 y2 g$ J3 y+ q* M

4_20_19R22A.pdf

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支持!: 5.0
受教了,多谢分享  详情 回复 发表于 2024-9-2 10:52
支持一下,下载来看看  详情 回复 发表于 2022-7-19 15:32
支持!: 5
  发表于 2021-8-12 09:19
感谢分享!!  详情 回复 发表于 2020-7-10 10:52
非常感谢  详情 回复 发表于 2019-4-18 13:43

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发表于 2018-8-10 10:18 | 只看该作者
规范要求查分电容是2.2PF,靠近源端# q- {; A! ]! E' i$ H
1 a4 X) T' u! w8 g  |

5.png (185.22 KB, 下载次数: 22)

5.png

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感谢分享  详情 回复 发表于 2020-7-21 10:09
这是哪个规范?  详情 回复 发表于 2018-9-27 15:33

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发表于 2013-9-6 12:01 | 只看该作者
dck 发表于 2013-9-6 09:05
) Y& G; @8 A" \9 D$ I哦,走线拓扑结构一样吗?我的是两片DDR3,时钟差分走T型拓扑,主控到分叉点大约25mm;分叉点距离1#DDR3 ...
7 ~7 @: v; ~- E* y( K8 ?  D( C
我们这边设置也是T型,主控到分叉点为40mm,分叉点距离两个DDR3大约各10mm,你怎么知道总线跑多少频率的呢?是在uboot设置的么?你DDRC最大多少频率?

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5#
发表于 2013-8-28 22:29 | 只看该作者
忽然我都蒙了,发觉似乎有很多人会在 CK 与 CK#的端接电阻上又并一个电容,我的设计重来不用并电容,真的不知道原理何在,到底是为什么呢?

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6#
发表于 2013-8-30 16:42 | 只看该作者
电容本意应该是想去除回沟,频率低时也许有用,但DDR时钟不建议用电容,会减缓边沿转换时间,可能导致采失效。

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7#
 楼主| 发表于 2013-8-30 17:59 | 只看该作者
今天查出来,跑不高的原因有可能是固件问题。

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8#
 楼主| 发表于 2013-8-30 18:01 | 只看该作者
joshuafu 发表于 2013-8-30 16:42- o( r2 d& y  ]# I
电容本意应该是想去除回沟,频率低时也许有用,但DDR时钟不建议用电容,会减缓边沿转换时间,可能导致采失 ...

0 x/ }0 \5 R$ b: |7 i去除回沟,是什么意思?

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9#
发表于 2013-9-5 14:31 | 只看该作者
我们公司做的DDR3就上拉一个120R电阻,再下拉一个120R电阻,就可以了。

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10#
 楼主| 发表于 2013-9-6 09:05 | 只看该作者
梧桐树2012 发表于 2013-9-5 14:31
5 O4 x# E+ M3 x2 ^: c6 y我们公司做的DDR3就上拉一个120R电阻,再下拉一个120R电阻,就可以了。

: d* z3 j! R. ?. F4 `5 k哦,走线拓扑结构一样吗?我的是两片DDR3,时钟差分走T型拓扑,主控到分叉点大约25mm;分叉点距离1#DDR3和2#DDR3的距离几乎相等,大约都为12mm。
3 h5 H! J/ D  L3 `5 A5 w9 P; R7 D# v2 x) r. P6 v, ~& w

9 y1 i1 U/ `$ T现在我的还跑不是很高,通过软件修改ODT的配置也只跑360MHz。

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11#
 楼主| 发表于 2013-9-6 18:08 | 只看该作者
梧桐树2012 发表于 2013-9-6 12:017 B6 n/ w4 ?9 @$ w( [+ @( z% l1 C
我们这边设置也是T型,主控到分叉点为40mm,分叉点距离两个DDR3大约各10mm,你怎么知道总线跑多少频率的 ...
8 T8 R* p$ ~3 x
使用内存稳定性测试工具memtester,看能跑到多高速度。
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    12#
    发表于 2013-9-14 09:12 | 只看该作者
    梧桐树2012 发表于 2013-9-5 14:31
    $ P& H/ p5 ?2 d! ~0 e! p7 G% Y4 q/ z6 L4 M我们公司做的DDR3就上拉一个120R电阻,再下拉一个120R电阻,就可以了。. K$ ^" Z& V) p5 j5 E8 D8 T7 b9 A; p$ _- y1 k/ U6 k  ?2 C7 S
    哦,走线拓扑结构一样吗?我的是两片DDR3,时钟差分走T型拓扑,主控到分叉点大约25mm;分叉点距离1#DDR3和2#DDR3的距离几乎相等,大约都为12mm。! K3 Z4 n  D% a
    , \! X: u9 W& D, e5 Z/ L& j& c9 ?% w. v8 g" S/ P3 g' z2 W! ~: v" h
    6 L- {* J- U4 L) ]" n3 ?8 D/ l/ S
    7 F6 n! X+ b" K" x" j# A) A现在我的还跑不是很高,通过软件修改ODT的配置也只跑360MHz。 , D; T- `8 ~& g6 j* v/ w

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    13#
     楼主| 发表于 2013-9-14 10:04 | 只看该作者
    多宝258 发表于 2013-9-14 09:12( C8 O/ P- J* g& H6 ^
    梧桐树2012 发表于 2013-9-5 14:31
    ! z, O5 s  e+ U) k) O4 `! ~0 e! p7 G% Y4 q/ z6 L4 M我们公司做的DDR3就上拉一个120R电阻,再 ...

    5 b- [. D9 c3 C8 p/ M放置在什么位置?
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    15#
    发表于 2018-9-27 15:33 | 只看该作者
    毛豆盛宴 发表于 2018-8-10 10:18  S4 A) ]% y) D
    规范要求查分电容是2.2PF,靠近源端

    ! H) H8 ~+ W) g! T" ]0 g这是哪个规范?) d: x( Z5 D. f/ x# d. b) z

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    看这里  详情 回复 发表于 2018-11-6 11:26
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