ddr3 这样分组怎么样 ？

liuyu305

现在的系统是8个芯片，16bit的，
) O% r* [. p8 u6 B( W$ @分组成：
% t' d' z$ {0 ^1 J, j5 ]数据：DQ0-DQ15, DML, DMU. LDQS差分对，UDQS差分对
时钟：差分时钟CK,CK#
地址+剩余：A0-A15,BANK,CKE等等。

每个芯片的数据组，组内等长，芯片与芯片之间不等长，比如DQ0-DQ15,组内线等长，但是与DQ16-DQ31的组不等长
: n) b  z( h8 c$ g) }线采用5mil,间距15mil

pcbdesigner

DQ0-DQ7, DML, LDQS为一组，DQ8-DQ15, DMU, UDOS为另一组数据，组内严格等长。
2 p# ^2 x4 J) c4 \; p) z7 X& C2 ]clock应纳入address, command实现等长

qingdalj

pcbdesigner 发表于 2013-7-19 17:35
DQ0-DQ7, DML, LDQS为一组，DQ8-DQ15, DMU, UDOS为另一组数据，组内严格等长。
2 M, K! {4 W% a. l% G' ~# q3 Hclock应纳入address, com ...

6 I% g% Y2 K/ G楼上说的很对，只是不知道这个是DDR几代，DDR2以前的（包括DDR2）组间skew也是有限制的；DDR3还好。

liuyu305

pcbdesigner 发表于 2013-7-19 17:35
) X( l" h- i$ [# a& ?DQ0-DQ7, DML, LDQS为一组，DQ8-DQ15, DMU, UDOS为另一组数据，组内严格等长。
clock应纳入address, com ...

好的，谢谢·～

eda-chen

CKE都出来了，应该是DDR3吧？？？
得益于leveling技术，字节内部11根线等长就行了