关于FPGA芯片引脚的问题

yanyeh89

单片机配置引脚的时候有与之有相对应的寄存器相对应，FPGA芯片怎么配置引脚？怎么配置成输入输出，我看了很多的数据手册都没有找到怎么配置引脚？还请诸位大侠不吝赐教啊，谢谢啊,

gusumurong

不用专门配置成输入或输入。
8 X3 W* C0 v+ C& D只要在ASSIGNMENT里，将输入或输入信号分配到不同的IO管脚上，就OK了
& E$ Q1 V3 @) [5 ^# h: {: ]& u" g( L% }

zgq800712

基本来说FPGA有专用输入时钟引脚，这个一般只是做外部时钟输入引脚用，专门引脚时钟偏移很小。
IO口多可以设置成输入输出


看下面一个例子：
( S& Q% B9 b0 g! e
module fuck1（a,b,c）;
8 |, R/ A7 i* L7 ainput a,b;
output c;
- A3 u+ t# A6 s7 T' {assign c = a && b;
7 d. o# s- Q: y+ ~6 Z. Vendmodule

  {. B  l0 ^% A4 o
注意 input 就是输入引脚a， output就是输出引脚c、
2 r% E5 H: f7 P( M
输入输出取决于 描述语言

yanyeh89

zgq800712 发表于 2013-5-27 15:30
5 X, z9 l/ |9 V7 U3 ~6 ~! k, e  l( ]0 ?基本来说FPGA有专用输入时钟引脚，这个一般只是做外部时钟输入引脚用，专门引脚时钟偏移很小。
IO口多可以 ...

那可以这样理解,,,,FPGA的端口没有寄存器与之相对应，其端口寄存器可以随机分配！！！！

zgq800712

yanyeh89 发表于 2013-5-28 22:33
# e0 W+ C! Z) J. H那可以这样理解,,,,FPGA的端口没有寄存器与之相对应，其端口寄存器可以随机分配！！！！

, K7 ]2 A$ l: C. g; d可以，普通IO口多是这样用.
; N0 [: q; z0 E有些系列的比如专用时钟输入GCLK在分配管脚的时候分配为输出的时候有提示只能作为输入。
还有一些是专门PLL输出的，如果你要PLL输出从这组输出，延时偏移最小，当然不用这个功能，管脚说明是User IO的话，那一般IO多可以走的。
& [* H, R# Z& C; f
; s( z4 p% b( ]7 W! M; l总之FPGA的IO可以随意排列，这样很利于走线顺畅和优化。

yanyeh89

zgq800712 发表于 2013-5-29 09:00
可以，普通IO口多是这样用.
. n8 I* h3 @- {  _有些系列的比如专用时钟输入GCLK在分配管脚的时候分配为输出的时候有提示只能 ...

我知道了。谢谢啊