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关于FPGA芯片引脚的问题

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1#
发表于 2013-5-24 08:58 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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x
单片机配置引脚的时候有与之有相对应的寄存器相对应,FPGA芯片怎么配置引脚?怎么配置成输入输出,我看了很多的数据手册都没有找到怎么配置引脚?还请诸位大侠不吝赐教啊,谢谢啊,

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2#
发表于 2013-5-24 11:17 | 只看该作者
不用专门配置成输入或输入。9 M3 u. v( V/ \' j9 a8 Z, c
只要在ASSIGNMENT里,将输入或输入信号分配到不同的IO管脚上,就OK了
) G# \& `' n2 x. A. q

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3#
发表于 2013-5-27 15:30 | 只看该作者
基本来说FPGA有专用输入时钟引脚,这个一般只是做外部时钟输入引脚用,专门引脚时钟偏移很小。: x7 ]; B3 z5 d
IO口多可以设置成输入输出
. T, b- W" U. |9 b" M; a: D2 N9 ~  c+ ~

1 Z# |2 b& |; u- A  b看下面一个例子:0 W) d& n3 d& o" v+ K

- C$ N0 B0 b' V: p" ^' I$ {# O- [module fuck1(a,b,c);
' n* `0 d, S/ t3 xinput a,b;$ [3 E1 m; V. Q) c3 D6 ^/ P1 j
output c;0 h7 n& z9 i6 R0 T6 S
assign c = a && b;
: l$ ?- w: c4 ^3 t/ E$ Pendmodule' ^; F3 A2 C8 @" F

9 M: M: h6 ^- {2 g8 c- p$ ^1 Z) P# g, c3 h+ a
注意 input 就是输入引脚a, output就是输出引脚c、
: i' x! }* w7 Z; b' i9 @. L
. F0 \# I1 G8 `- @$ s# ~; e输入输出取决于 描述语言

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4#
 楼主| 发表于 2013-5-28 22:33 | 只看该作者
zgq800712 发表于 2013-5-27 15:30
( s0 D4 @4 y# f1 [基本来说FPGA有专用输入时钟引脚,这个一般只是做外部时钟输入引脚用,专门引脚时钟偏移很小。' f+ ^+ [6 w% U' w& h: @) _
IO口多可以 ...
8 H& s0 R' r/ e, \7 c3 |9 w- |
那可以这样理解,,,,FPGA的端口没有寄存器与之相对应,其端口寄存器可以随机分配!!!!

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5#
发表于 2013-5-29 09:00 | 只看该作者
yanyeh89 发表于 2013-5-28 22:33
# w4 p* r" A. ~# X那可以这样理解,,,,FPGA的端口没有寄存器与之相对应,其端口寄存器可以随机分配!!!!

9 w  o% v% C/ v: Y可以,普通IO口多是这样用.
' j1 |" J; v$ P8 c3 ]% y有些系列的比如专用时钟输入GCLK在分配管脚的时候分配为输出的时候有提示只能作为输入。
/ J- H  @6 n7 M还有一些是专门PLL输出的,如果你要PLL输出从这组输出,延时偏移最小,当然不用这个功能,管脚说明是User IO的话,那一般IO多可以走的。5 M7 I: |: M4 z0 O+ _

/ E) i, R) r0 ~& C3 j2 }6 e总之FPGA的IO可以随意排列,这样很利于走线顺畅和优化。

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6#
 楼主| 发表于 2013-5-29 21:13 | 只看该作者
zgq800712 发表于 2013-5-29 09:00
( L$ {$ D1 z4 P可以,普通IO口多是这样用.& `8 K4 l( r+ f  M
有些系列的比如专用时钟输入GCLK在分配管脚的时候分配为输出的时候有提示只能 ...

* `% V9 j4 y+ U我知道了。谢谢啊
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