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基本来说FPGA有专用输入时钟引脚,这个一般只是做外部时钟输入引脚用,专门引脚时钟偏移很小。: x7 ]; B3 z5 d
IO口多可以设置成输入输出
. T, b- W" U. |9 b" M; a: D2 N9 ~ c+ ~
1 Z# |2 b& |; u- A b看下面一个例子:0 W) d& n3 d& o" v+ K
- C$ N0 B0 b' V: p" ^' I$ {# O- [module fuck1(a,b,c);
' n* `0 d, S/ t3 xinput a,b;$ [3 E1 m; V. Q) c3 D6 ^/ P1 j
output c;0 h7 n& z9 i6 R0 T6 S
assign c = a && b;
: l$ ?- w: c4 ^3 t/ E$ Pendmodule' ^; F3 A2 C8 @" F
9 M: M: h6 ^- {2 g8 c- p$ ^1 Z) P# g, c3 h+ a
注意 input 就是输入引脚a, output就是输出引脚c、
: i' x! }* w7 Z; b' i9 @. L
. F0 \# I1 G8 `- @$ s# ~; e输入输出取决于 描述语言 |
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