testbench如何产生27MHz的时钟

schx · 发表于 2013-5-9 21:30

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本帖最后由 schx 于 2013-5-9 21:38 编辑

如题，是不是只能用`timescale然后再always #延迟 clk=~clk 这样来产生呢？有没有其他的办法。
最近面试一家公司，给我的笔试题中有一道仿真题：用testbench写出以27MHZ时钟时序为基准的10位的随机数串，个数不计，并用modelsim仿真出来。

由于小弟没怎么写过FPGA程序，所以请假版上各位朋友，这道题所谓的10位随机数串是每个时钟周期产生一个bit还是10个bit。。

reg [9:0] rand_data;

rand_data={$random}%1024;
这样可以吗？

小弟电脑上连modelsim都木有装 = =

zgq800712 · 发表于 2013-5-14 21:31

本帖最后由 zgq800712 于 2013-5-14 21:32 编辑

`timescale 1ns/1ps

module fifo_top_tb();
reg clk;
reg rst;
reg wr_en;
reg rd_en;
reg [7:0]data_in;
wire [7:0]data_out;

fifo_syn_top myfifo(.clk(clk),
                  .rst(rst),
                  .wr_en(wr_en),
                  .rd_en(rd_en),
                  .data_in(data_in),
                  .data_out(data_out));
integer i,j;
parameter T = 18.518;
always
begin
clk=0;
#T ;
clk=1;
#T ;
end

initial
  begin
clk=0;
rst=0;
wr_en=1;
rd_en=0;
#20 data_in[7:0]=8'b11111111;
#200 rst=1;
wr_en=1;
rd_en=0;
   repeat(10)
   begin
      #100 data_in[7:0]=$random;
   end
#6400 wr_en=0;
#10 rd_en=1;
   #6400  $stop;
  end

endmodule

楼主你难道要 1ns/1fs ? 这样？

schx · 发表于 2013-5-16 23:12

zgq800712 发表于 2013-5-14 21:31 ! D6 K( |4 q8 l4 f4 P0 f
`timescale 1ns/1ps
1 d6 K* q; H# Z% f0 q
# [! F B* R- ] x2 U" rmodule fifo_top_tb();

嗯，没什么问题了，小弟菜鸟，没怎么实际写过verilog程序以为这题有什么玄机 =。=，其实最后我也是这样来产生时钟的。

zgq800712 · 发表于 2013-5-16 23:21

schx 发表于 2013-5-16 23:12 * o& c4 C# [/ j8 V7 c M
嗯，没什么问题了，小弟菜鸟，没怎么实际写过verilog程序以为这题有什么玄机 =。=，其实最后我也是这样来 ...

我也是菜鸟，多自己看的，现在找到工作了？

schx · 发表于 2013-5-27 10:00

zgq800712 发表于 2013-5-16 23:21 % D% t( A$ D( q$ R/ N) W7 @
我也是菜鸟，多自己看的，现在找到工作了？

恩，现在找到工作了，今年形势比较差，所以在杭州这边一家医疗器械创业公司先做了。。

zgq800712 · 发表于 2013-5-27 15:22

schx 发表于 2013-5-27 10:00 8 [! k' ]' T/ @
恩，现在找到工作了，今年形势比较差，所以在杭州这边一家医疗器械创业公司先做了。。

哈，是FPGA的嘛？

schx · 发表于 2013-5-27 22:45

zgq800712 发表于 2013-5-27 15:22
哈，是FPGA的嘛？

嗯，硬件和fpga都做。

zgq800712 · 发表于 2013-5-28 11:14

schx 发表于 2013-5-27 22:45 2 H* c% C2 N" i9 n6 ]# Z' y
嗯，硬件和fpga都做。

恩，一般不分的公司就是FPGA相关倾向于让硬件工程师做，哈，多看看熟悉下公司产品渠道，客户等。

wide_road · 发表于 2013-7-4 13:27

没有功能仿真，希望能给你一些参考吧
`timescale 1ns / 1ps

module test;

parameter CLK_PERIOD = 37.037; //27mhz 对应的时钟周期
reg sys_clk;
reg reset;
initial begin
  sys_clk = 0;
  reset = 0;
  #10 reset = 1;
  #100 reset =0;
end
// 产生27mhz时钟
always #(CLK_PERIOD/2) sys_clk = ~sysclk;

reg [9:0] rand_data;

always @ (posedge sys_clk) begin
  if(reset)
rand_data <= 0;
  else
rand_data <= $random;
end
endmodule

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