TA的每日心情 | 开心 2021-8-20 15:20 |
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各位好: j; Z' N1 K7 i9 ~% L' G s+ q% T
我在学习FPGA。有一个教程市容ALTPLL做定时器,代码如下:* H* T$ A( t6 Y3 ~1 c
'timescale ins/10ps0 \5 M7 a, @. D$ s6 c
module address_gen (clk,reset,enable,control_word,address);6 q- J. L9 {/ E# }, q" W" ]" v
input clk,reset,enable;
2 r5 _0 {' t0 n$ e; F9 `/ Ninput [5:0]control_word;
, e5 g. H3 l7 l& Moutput [11:0]address;- P6 d0 x3 C9 t8 E' Z# w
reg [11:0]address;
6 F7 S3 P7 H: O( j0 \- c( {always @(posedge clk or negedge reset)
3 i- `0 L1 N5 |/ P$ Y+ i begin
" O7 y& ~+ O. T- ] if(reset == 1'b0)
+ t5 V) k, V# z2 c. w& b8 T
$ \9 D# F0 C' J8 m9 r% `* D# g begin
3 ]' J: Z" b; ?4 n address<=12'h000;
( |4 P/ u4 E/ d0 @5 S end1 y5 C2 `6 `; f
else if(enable==1'b1)
% e( Z2 ?6 a' f' E begin
9 h) M( [4 D; y; B9 w1 u* s F address <= address + {6'b0,control_word};* }" s _5 n) U# m% P
end' f4 Q* Z! T6 }( _5 v
else
# \+ @" q& x6 |) k2 i7 X begin+ c _1 m% ?- C
address<=address;* z+ V1 k- B/ Z
end
0 |& O: j0 i7 ~5 I/ }- b8 _0 i& k/ f" q
end
) c/ e* m8 Y+ q0 L" f endmodule. ~3 m4 n8 }$ x+ H# w* W
在创建设生成符号表的时候总是报有4个错误。4 f& J& g( j- u# x
运行环境是QUARTUS 11 WEB版,XP SP3
# {: N4 p. ~/ F9 Y+ o/ e# y2 g
. c8 U% `) L5 D4 ~( H! n6 T( a9 N4 C5 M |
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