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大胡子 发表于 2012-12-27 19:18 ![]()
8 A( x2 s { K2 F$ `' t刚才写错了,重新修改了。9 E d3 _1 H$ z' ?( e
还是这个问题,请教jimmy 帮我解答一下,先谢啦!
+ [' b. G0 \, \1 L- X1.FPGA控制DDR2,引脚分配 ...
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$ `9 D4 |8 u- A, J9 k1.FPGA控制DDR2,引脚分配必须是DDR2的DQ/DQS/DM引脚对应FPGA的DQ/DQS/DM引脚吗?
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Q1:对。尽量参照FPGA本身的管脚配置,这样你在软件配置时也比较方便,不用再重新核对管脚分配。, V7 n2 O J H' J9 f# O: O
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2.如果按1中说的对应,FPGA的Bank3有三个DQS,分别为DQS1B、DQS3B和DQS5B,是否也要求每组DQ都要和各自对应的DQS配对,即DQS1B应该和DQ1B为一组,DQS3B应该和DQ3B为一组,DQS5B应该和DQ5B为一组。, [4 p; j+ U( B5 w( W% N5 R
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Q2: DDR2的DQS应为两根。你可将这个芯片的datasheet(相应的页数标出来)上传,大家一起讨论。0 `3 X+ I6 G- d% `
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* s/ _1 ~. m' P3 f3.假设ddr2用了FPGA的两个bank,并且这两个bank的引脚没有用完,空引脚怎么处理?我看过有的开发板接1.2V,是否可以不接?6 O/ P9 Y) X( Q9 {* `6 c
希望各位大师能够解答,对你有用哦。' b3 ?- q X0 o
# @3 b" A& B6 o% `Q3:空引脚可以留一些出来方便调试(前提以不影响布线空间为主)原理图上可以为这些引脚加上测试点。 |
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