ALLEGRO 问题累积

lcgoneone

Q: Allegra中颜色设置好以后，应该可以导出相关设置文件，下次碰到不同设置的板子，看着难受就可以直接读入自己的文件改变设置了
  |) n8 L: O( h8 @A:16.2版本的可以这样做：file->export->parameters,选中颜色就行了，其它的参数一样可以保存。
1 j. B9 I+ g! ~2 m0 u3 l8 E( o

2 m2 M$ W# Z. T, c' g3 |3 I
: d. N* i* L( S! M6 x9 M  v) V
2 E' \, V2 d6 Y; p5 hQ:allegro 自动布线后,为直角.如何调整成45度角走线
A:  ROUTE --GLOSS---PARAMETERS---CONVERT CORNET TO ARC

5 q$ M6 J9 u7 \$ V  N: [
& Z0 D( c+ C: O) U6 D% v1 p
一、群组布线;群组布线包括总线布线和一次布多外Trance.
% X2 ]# q  ~+ ^. v% C/ j1.一次布多个Trance .鼠标左键进行选择多外PIN,或VIA. 同时可以在布线过程中用右键切换到单线模式。群组布线只能在一个层中， 不允许打过孔。也可以在群组布线过程中，右键，“CHANGE Control Trace”

cadence CIS即 原理图中， 放大缩小缩小的快捷键 按住CTRL键+鼠标中间滚轮）
6 Q  ?3 L% U8 D$ ?7 u3 A5. ALLEGRO 出光绘文件前，最好加个PHOTO_OUTLINE,确认输出光绘文件的范围  
Class: manufacture — Subclass: photoplot outline
$ U* ]* |2 Q0 q6.   光绘设置详解http://www.flyARM.com/bbs/viewthread.php?tid=28&page=1
5 h2 Z2 ]- I) a$ E0 v: ~ALLEGRO  标注  1. dimension linear : 对于比较规则，简单的板子，通常采用.
                            2.dimension datum ：对于较复杂的板子可以采用。
. N& t, q2 m: Y! y. C/ S4 q          先确定一个基准点，接下来对每个点所标注的数据都是相对基准点的坐标值。
4 H" _* a! d/ A+ F) _( jManufacture------dimension/draft -----dimension linear / dimension datum
% D2 v4 H: T& E2.
  表层铺铜时，由于铺铜和PIN 的间距问题，在PIN 和PIN 之间经常产生一些尖角。
, u( ~" u  D5 J产生这种原因的解决办法：
5 p# d# R7 ~' ^" \+ c7 ]1 m! e一。一个一个修改Boundary   
二。直接操作：在 Add Shape 后，shape ---parameters 里，Create pin Voids 选中 IN line  
. ?" i2 ]! L; Y" t, }* Y3.
     倒角  
Manufacture------dimension/draft――Fillet  圆角
4 T( I3 t  w: I$ wManufacture------dimension/draft――Chamfer  斜角  
以上操作只对LINE 画的外框有效，而对Shape 无效。
4.
     实时显示走线的长度
" o* t/ v: U& z/ F8 F8 X9 FSetup—user Preferences   ETC栏中勾选  ALLEGRO etch length on
5.
     LAYOUT 中，使用AUTO Rename
% J: P5 z  {! z具体操作： 首先将不需要Rename 的元件 FIXED 然后选择：logic -----auto rename Refdes---rename ………..
1 k1 u' J8 G& m, Z' x+ q6. Display
8 [0 u% ^1 B  W( ?3 [2 k     SETUP------user preference------………
7. ALLEGRO中如何查找元件：、用Display ----element 或都-Display-----Highlight 然后在FIND 标签中的”FING BY NAME ”下拉SYMBOL，填入所查找的元件编号，ENTER。
8 ]7 t6 g8 ~$ F! x1 Y+ i8.
重复点：依据板子外形OUTLINE 画出Route-keep in等层时（相当于Shape）做法：
Shape—compose shape .FIND标签中过虑器选择好。点选外框线。 最后选择DONE 可以完成操作。
& ~! p8 m5 y# Q5 ]+ d8 K# n- V: x% J9.
* h; z/ H! }- z6 M# D     文件中的所有线束看起来都是一个的大小，原因是（15.X版本）Setup-user preference  中。DISPLAY 中的nolinewidth  被勾选上。只需去掉勾选即可。
/ O7 ~& L* y4 o10
5 G5 t' [0 n3 P0 W$ j- l) ~orcad，原理图库的中管脚名称不能重复。（电源管脚除外）设置成电源管脚时，只需将管脚属性设置成POWER.
$ I3 j1 Z3 T& L* p* EAllegro设计PCB经验      
" b$ z1 N3 [. e) y, q1、 做元器件封装时,没有电气连接的焊盘,定义pin number 应该为多少?
答：放焊盘时，应该选择 Mechanical  

2、 在allegro中,如何加泪滴？  

9 k7 Z! D7 v$ f* F3 o答：
' f5 ]; c1 i3 M% @& k& ~/ I1.要先打开所有的走线层，执行命令route->gloss->parameters..,出现对话框，点选pad and T connection fillet，再点其左边的方格，点选circular pads,pins,vias,T connections./OK/GLOSS即可。
2.route->gloss-> add fillet
" z0 z% S  V5 M5 c4 k
- H1 c) {5 M" \/ [9 C. F' O& y注: 无论加泪滴还是删掉泪滴，一定要先打开所有的走线层，否则，没打开的走线层就不会有执行
3、（1）尺寸标注最好用1x0.3大小的箭头, 设置为：
arrow -> 3point  
3 F7 H' f2 _8 vhead length：1.0  
head width：0.3
$ p# J' h# j6 G6 M$ {3 W$ a（2）尺寸标注文本设置为：Text block: 3
% Q. P; h/ I' g8 Y% A4 U+ x
4、 问：Allegro层的切换用什么快捷键呀?
用" -"" +" 号切换!
5、 如何实现线框的 COPY? 做元器件封装时,有没有办法把 Package Geometry -> silkscreen_top 的线 COPY 到 Package Geometry -> Assembly_top ?
0 O  ]6 ]9 o3 d7 N- w选copy，点中silkscreen 线框，把复制的线框拖离原线框，然后再change到assembly，把assembly线框mov回原线框位置，完成复制。
6、 Display_Top层、Assemble_Top层 和 Silkscreen_Top层 有什么区别？
/ X/ L# v& _$ i4 Y7、 做元器件封装时,焊盘能不能更换?不是删除再放. 比如：smd91x17.pad 换成 smd91x16b.pad。
   →  
1 f  h. W0 ]. s然后点击 Replace 。
$ K% C  o" E$ s+ W* l0 w8、 差分线、蛇型线、等长线这三类线如何设置?又是如何画出来的?
9、 盲孔（Blind vias）是将几层内部PCB与表面PCB连接，不须穿透整个板子，埋孔（Buried vias）则只连接内部的PCB。
10、能否只关闭覆铜而保留走线（etch）？
% ^; S* E7 q$ @* [# A可以！点SETUP 菜单 下的 Uers Preference…(参数设置) 选项，选择右边 SHAPE选项 把 no_shape_filt 勾上。
! ]* T! C# m6 J) W3 N0 b11、做元件怎么改放好的焊盘编号?
打开Pin_Number层，用Edit-->Text来修改。
' s+ c5 c3 o9 x2 M4 f- x* u! d12、怎样在allegro里把PCB板整个旋转90度呢？  
: K+ _' z0 m0 e. h2 ^% |1 H3 O
选中MOVE命令（在Options下面的Point选择User Pick，在Find里勾上所有你要的）  
右击选中Temp Group  
选中整个板子（也可选择你需要的一部分或几部分）  
右击选中Complete  
# M& F: i$ r6 z/ }% ?5 V点击一点作为User Pick  
右击选中Rotate  
! \) [/ H+ r. \2 ]' v
( Z0 D! _$ }: e# n- q- l
2 R# L, R: N4 a# ?4 d5 m4 g就可以旋转了
13、在Allegro中,如何设置不同网络有不同的颜色?
hilight---在旁边控制栏里面的options选颜色，在finder里面勾net，输入要高亮的网络名，或直接点网络飞线。
- i6 T6 q0 s0 g. v8 c- _14、对整修原理图重新编号
! U& J1 B6 [3 p, sTools – Annotate …
9 c% F; v, b' T. T( _+ z/ A6 G15、怎么把一个元件分成两部分画? Capture绘制元件库时，怎么分成part1、part2?
9 C6 ?8 H0 `/ Y* b/ L点选菜单View下面的Next part就可以了！
& O! t: ]7 H: M% D9 x- k在新建库下面有个package type选项.  
homogeneous:同类的.  
heterogeneous:不同类的,异类的.  
! n2 K5 j7 t( C( R  N# z0 {6 R若你想做两个相同的PART,则选择第一项,同时将parts per PKG.改为2,即可. 若你想做两个不同的PART,则选择第二项,同时将parts per PKG.改为2,即可.
' O+ L$ w! `5 }$ B! p$ }16、在原理图中画好的器件,现在在库中修改了,怎么才能把它在原理图中更新(不通过删除原来的器件,重新放置) ?
! Q5 M; V' K, F* N+ u17、在allegro中,如何锁定元器件?
* @2 b$ c2 s$ @$ Y4 e点击选择要锁定的元器件。
18、allegro中,在关了网络飞线的情况下,移动元器件时,能否显示网络飞线?
( O5 b, T+ A2 C( F! j% J
只要这两个都不打勾，本来显示了飞线， 然后，移动时是可以显示飞线的
19、装配层assembly与丝印层silkscreen都要放置元件序号吗？
% y4 Q- \9 L3 ]/ S: H( i0 V. p& t) d4 R7 }IC元件必須在裝配面(Assembly)及丝印SilkScreen面製作Reference Designators（RefDes），选择“Layout”——“Labels”——“RefDes”便可以在options中设置了，Assembly之RefDes放在元件內，Silkscreen之RefDes放在元件外。
$ U$ i7 E7 ^  l7 P* z
问:铺铜部分有没有单独的显示设置.我想把铺铜关隐了.
答: 可以只显示轮廓吧   setup----user--------- pre........SHApe------- display_fill  勾选 no shape_fill这样铺铜只显示轮廓

9 |: J5 B2 k' `/ p& h' J
+ u+ k& w7 `/ ]+ u& b- k' u. Q1 gALLEGRO  拼板

8 |- l2 d4 L) D& [7 p3 r# b% P可能不是叫拼版，只是叫合并。不过我觉得效果是一样的。

2 v. @6 `9 n6 S8 \把一块pcb与另一块pcb合并的方法（net 还在）
. u3 {# Q4 A/ v8 ?( q1，打开pcb1，在tools选择create module，然后选中整个pcb，在命令行里输入pick origin。生成*.mdd文件，放在pcb2的目录下
+ w  C6 p" s0 O4 r2，打开pcb2，在place选择manually，在advancedsetting内勾上library。在placement list上的module definitions会出现刚才生成的*.mdd文件
  l( G5 I& t8 ~
: H' m& P# b" T, |, B9 k0 j+ G' |
ALLEGRO使用（V16.2）-DRC错误代码对照


9 q  J0 r6 H9 }
4 R( Q/ ^3 a1 |( {' ^. i
代码         
相关对象         
+ L5 j7 [- O9 x& b9 a说明
2 h- ^; I# D( n" o- }: @. {3 N" {
, f# p  z# `2 C$ b5 @单一字符代码

L         
Line         
走线
" X2 |+ n0 C- k  X
% h! ]8 y  A( M- kP         
) x. p- W6 ]! N) p8 iPin         
元件脚

7 \" G" \/ @; [. tV         
Via         
贯穿孔

% G$ k7 p* @' f3 EK         
Keep in/out         
允许区域/禁止区域
. D, k& a% W% q) U- B
C         
) A  C( L& H5 G: _  I, R- V9 E' N6 M# K/ VComponent         
5 x/ Z' j4 n% w3 x. g4 S6 Q6 e  @1 e元件层级
, A8 C, [+ H3 _8 d, v' {
E         
Electrical Constraint         
电气约束
. g" }- v( m$ G! g# N& J2 d6 P- N
J         
T-Junction         
, @) x# A' Z( L. q/ f: w' d呈现T形的走线
$ l+ g8 f: p4 s( |
I         
Island Form         
2 T: a! I: K* K) j1 K9 j9 h被Pin或Via围成的负片孤铜

错误代码前置码说明               
2 f2 j' [  i4 \" m) b* A
8 g& q5 s8 s) t( JW         
0 G3 x+ \; {$ x2 S: ^  o2 hWire         
与走线相关的错误
" o2 p7 z1 Z% v  I
D         
$ Y5 |1 _3 u, uDesign         
$ C  T6 U8 ]2 M+ y% }与整个电路板相关的错误
5 U- Z+ d% [, w0 E' m
2 a5 m* U" \" I+ ]/ W% f$ FM         
' o/ b4 g) l. S1 q+ iSoldemask         
$ j5 |7 z. Q0 s! `/ ~与防焊层相关的错误

错误代码后置码说明               
  M) q0 u, ~3 v( M( {7 {1 l2 I3 y
S         
Shape/Stub         
' P5 u: A2 l. p5 j+ }* R8 T4 b- u与走线层的Shape或分支相关的错误

: S3 b5 e: M" `+ Z3 EN         
Not
7 c  e( o9 K, M# v; @, {6 XAllowed         
与不允许的设置相关的错误
4 S; ?- r2 {0 s$ d% s3 q
W         
. l: S) E* z- X$ P- ]! bWidth         
与宽度相关的错误

双字符错误代码               
6 k  j2 s, ^9 l. @8 m8 P
BB         
Bondpad to Bondpad         
7 E6 |7 U1 F* W$ P; nBondpad之间的错误

' D0 Q3 \$ v' Y7 x. V: nBL         
Bondpad to Line         
Bondpad与Line之间的错误

BS         
% I7 Y" V' k7 q' J' i! LBondpad to Shape         
0 D$ x4 n# v* F) M! D$ zBondpad与Shape 之间的错误
- O3 c# d2 y7 r2 z: _! Z7 h8 {
CC         
  F* Q# X. R% ^! R) WPackage to Package         
! g4 j4 c! ?4 r* Y9 t+ [  C% |Package之间的 Spacing 错误

  K( J1 E5 X" uSymbol Soldermask to Symbol         
/ C: l" e) `# ZSoldermask零件防焊层之间的Spacing 错误
* M  i9 ]) Z0 v/ f
DF         
8 L2 `8 w+ W% P& S) z6 g4 o" B3 R/ RDifferential Pair Length Tolerance         
差分对走线的长度误差过长
6 X$ k* o' n9 _% L- b" X
/ T- S6 A! S, T' m* r% BDifferential Pair Primary Max Separation         
0 o( @, j7 o" I& l; Z% ]1 D! |$ c差分对走线的主要距离太大
2 l% m* f; C- u1 d5 ?% H
Differential Pair Secondary Max Separation         
差分对走线的次要距离太大

1 f& N& e- W1 e' F& ~Differential Pair Secondary Max Length         
; W- M, e0 i, |0 z: q( s  s. g差分对走线的次要距离长度过长

DI         
1 ~9 ]# r* L6 Y8 ?, CDesign Constraint Negative Plane Island         
7 U  A& n$ s3 ~: M+ h' S8 a; C负片孤铜的错误

ED         
( n; D/ m: H0 Q8 H5 G) JPropagation-Delay         
3 ]- L- @: e6 `0 s* r! w走线的长度错误
) o" t# |- e5 C% `/ E* Q" U
: S, G+ m4 ]6 ZRelative-Propagation-Delay         
走线的等长错误
8 L" p3 j4 H) c4 ]* F( _& p
EL         
& X6 |" C9 y" _: x: ?) kMax Exposed Length         
走线在外层（TOP&BOTTOM）的长度过长

EP         
! h: X- |: T& E9 ~Max Net Parallelism Length-Distance Pair         
已超过Net之间的平行长度

- X( o* d0 g# E* vES         
* }! B; O, @, V0 c# c1 BMax Stub Length         
1 Q* G5 y, }" Y) \7 C* \走线的分支过长
5 @) S- w! [% B
ET         
& ^& `8 S* v! m0 P7 h$ fElectrical Topology         
走线连接方式的错误
, I4 B* v/ D+ n1 P) v4 F% b
& ~5 ?2 `' P6 L0 S, TEV         
Max Via Count         
已超过走线使用的VIA的最大数目
( ~9 c. {7 _+ F, o( U
EX         
Max Crosstalk         
2 ^9 ~4 k$ h8 l+ ^+ b已超过Crosstalk值

Max Peak Crosstalk         
已超过Peak Crosstalk值
4 D7 g& c/ s5 ?, ~' D
8 Z; ^1 R' R  o9 fHH         
* @2 y0 ]0 d& S9 S) w; EHold to Hold Spacing         
6 e5 @/ l% {9 P  q钻孔之间的距离太近

6 e9 K: V# J7 b% mHW         
Diagonal Wire to Hold Spacing         
$ Q. D& r$ E- e5 F6 G6 [斜线与钻孔之间的距离太近
9 x! J" w8 H& h1 c
Hold to Orthogonal Wire Spacing         
钻孔与垂直/水平线之间的距离太近

IM         
Impedance Constraint         
走线的阻抗值错误
2 x0 w" K0 O, j7 ^5 G& k) C) a
JN         
T Junction Not Allowed         
0 B; T  Q+ ^+ k" z! J走线呈T形的错误

6 [# v- W# P( z; i6 KKB         
; M5 F5 `3 k$ S3 l7 Q$ ~Route Keepin  
to Bondpad         
Bondpad在Keepin之外
" c) `7 R6 u1 ?; N& G& s
Route keepout
to Bondpad         
Bondpad在keepout之内

Via Keepout
to
9 [; U1 ]9 u* Y4 t8 y+ [Bondpad         
Bondpad在Via Keepout之内
9 N) N( N2 c# F  y" m# f6 ?  B( E
KC         
! G' z) B* V) d% U2 P* v" k. U8 kPackage to Place Keepin Spacing         
( O9 S0 V4 m, F1 m2 _$ L元件在Place Keepin之外

Package to Place Keepout Spacing         
元件在Place Keepout之内
6 v$ E8 X9 \9 ~
- q0 x# s4 W) D& i- GKL         
Line to Route Keepin Spacing         
走线在Route Keepin之外

Line to Route Keepout Spacing         
走线在Route Keepout之内
0 I) C) ^; m8 i+ e: A) y; J
KS         
* V* I0 o' D; c' C; cShape to Route Keepin Spacing         
1 t  S0 ~3 X0 F( z& l9 W/ HShape在Route Keepin之外
7 k1 {9 F8 m! o' [) m% u  G* {: `
Shape to Route Keepout Spacing         
Shape在Route Keepout之内
# T2 w/ {! L% w6 W4 \* l
KV         
- y# ~" z8 i! D( @& V. ?# kBBVia to Route Keepin Spacing         
6 j  g% y' }, A7 b2 v" b5 `9 ZBBVia在Route Keepin之外

! {. r; L$ I( |' iBBVia to Route Keepout Spacing         
5 ?! n! Z' y% R) HBBVia在Route Keepout之内

. O! p+ U8 h; kBBVia to Via Keepout Spacing         
* m& u$ U6 _0 Z) o9 oBBVia在Via Keepout之内
5 i5 {1 H1 |. a! \2 O$ @
Test Via to Route Keepin Spacing         
Test Via在Route Keepin之外
! Z; v: A; S" a' ~7 F; i9 n3 i
) ?/ G& B  l$ [* [1 _% `; uTest Via to Route Keepout Spacing         
Test Via在Route Keepout之内

* F% a, l8 ]( n4 N6 G1 qTest Via to Via Keepout Spacing         
, A! W- m! \; k6 C1 M# \# pTest Via在Via Keepout之内
* Q, z4 D( b9 Y; m9 p2 p: @# V
Through Via to Route Keepin Spacing         
  _4 _4 s5 J! n1 ~0 HThrough Via在Route Keepin之外
7 K2 m0 j3 w, l- N% J6 \
Through Via to Route Keepout Spacing         
Through Via在Route Keepout之内

Through Via to Via Keepout Spacing         
Through Via在Via Keepout之内
& V/ {6 b! T+ |" S( g$ ~) |
9 L. u- e9 ~) I8 `) OLB         
Min Self Crossing Loopback Length         
无
! q$ y5 n" _8 P+ F0 a
) u% s/ j& o5 BLL         
. ^) R6 b- O5 D3 JLine to Line Spacing         
) W: U2 t; U- r9 ~走线之间太近

LS         
: j* T3 a) |! zLine to Shape Spacing         
  m# s; n% v8 _9 k8 U走线与Shape 太近
! S! B2 I( g, y1 Y! a5 D7 p  g8 I) g
- S" D( u  Q# N1 ?, vLW         
' K3 q6 \# G& t- Y9 }Min Line Width         
  {  z, D5 d& F* i走线的宽度太细

- D1 W" Z8 F& t! e4 \4 ZMin Neck Width         
+ n" R4 b" ~" A+ R7 h4 d% T走线变细的宽度太细

MA         
# {9 T: b, `3 j
& `+ J7 Y& P3 DSoldermask Alignment Error Pad         
Soldermask Tolerance太小
  P: c' L" R# d4 n. L
, K- j# Q# V3 L1 ?MC         
7 P) l4 L% Y& ZPin/Via Soldermask to Symbol Soldermask         
Pad与Symbol Soldermask之间的错误
+ I1 ~2 `) L+ m- f
6 h) K/ b% a6 ?6 b- n4 a' R9 QMM         
* }6 q. g- G/ B: n  ]: ePin/Via Soldermask to Pin/Via Soldermask         
Pad  
Soldermask之间的错误
) ^/ h" h/ |* C3 k$ Z1 L! W  l
- M) N2 V. ~3 O1 M" O8 c* MPB         
Pin to Bondpad         
" _+ b8 D2 ~; E# E' I3 hPin与Bondpad之间的错误
$ V' w+ O* u0 P; q
PL         
  q2 i$ {& r1 v; GLine to SMD Pin Spacing         
走线与SMD元件脚太近
) m) w. h9 D! W3 Q" N+ s
! J- E+ m/ C. `Line to Test Pin Spacing         
9 n4 h) V3 w" x$ ?走线与Test元件脚太近

# u( L2 l0 W" a8 qLine to Through Pin Spacing         
走线与Through元件脚太近

PP         
5 ~, X8 [+ y" kSMD Pin to SMD Pin Spacing         
& ~8 ~1 I  y2 @( x7 N$ d6 eSMD元件脚与SMD元件脚太近
8 p$ J' Z% a8 @
SMD Pin to Test Pin Spacing         
' s) d( q  ?# L$ w- R  XSMD元件脚与Test元件脚太近

  t$ u8 z* p( s/ k6 PTest Pin to Test Pin Spacing         
Test元件脚与Test元件脚太近
3 j; k7 a6 [% P9 S
Test Pin to Through Pin Spacing         
) T+ g  L% D! }6 ?) k$ UTest元件脚与Through元件脚太近

) h4 `" h2 K; E: p7 VThrough Pin to SMD Pin Spacing         
Through元件脚与SMD元件脚太近
7 l& V1 f0 m7 J8 w0 X1 B
Through Pin to Through Pin Spacing         
Through元件脚与Through元件脚太近
4 x6 l$ }3 I, v8 n# l- A
PS         
Shape to SMD Pin Spacing         
( R7 Q8 x/ s$ W: ~# N/ XShape与SMD元件脚太近
2 p7 Z6 v  P" x" U+ r$ a2 r
Shape to Test Pin Spacing         
Shape与Test元件脚太近

Through Pin to Shape Spacing         
Through元件脚与Shape太近

PV         
BBVia to SMD Pin Spacing         
1 s0 r3 l% `% C! q- F" bBBVia与SMD元件脚太近
8 L' a, G# B( D  Z
6 D$ B- }1 T+ [BBVia to Test Pin Spacing         
BBVia与Test元件脚太近
" m9 |, \3 h* Q& o# f* x7 G
BBVia to Through Pin Spacing         
: X) V9 v1 \; r! ?BBVia 与Through元件脚太近

9 R8 K- G9 ^, P; t- uSMD Pin to Test Via Spacing         
SMD Pin与Test Via太近

4 T! \; E/ l" m, ?' P# bSMD Pin to Through Via Spacing         
SMD Pin与Through Via太近

/ Q5 u% L8 }! L! q7 w% wTest Pin to Test Via Spacing         
Test Pin与Test Via太近

8 \; E) ^9 q: Z% U' {Test Pin to Through Via Spacing         
Test Pin与Through Via太近
8 S% s# e" z, u2 s/ ?4 Q
- r+ a+ V: d/ X% L/ J2 A5 v) nTest Via to Through Pin Spacing         
Test Via与Through Pin太近

Through Pin to Through Via Spacing         
Through Pin与Through Via太近
0 D/ s# I1 y2 u* g% L
RC         
' `' |9 H( J7 x( \% T! U9 Q0 rPackage to Hard Room         
元件在其他的Room之内

RE         
Min Length Route End Segment at 135Degree         
无

Min Length Route End Segment at 45/90Degree         
无

) W, y7 I/ ?% N" n( E" @; I# v9 e4 G
- @) Q8 P' X/ z) A% l  XSB         
- v/ U6 f1 d* A9 |9 m135Degree Turn to Adjacent Crossing Distance         
无
) D& r3 A( s$ V( {
  m8 I6 G3 d  F- v7 ^90Degree Turn to Adjacent Crossing Distance         
" u7 p8 Y4 G# j+ V5 s! W! Z6 I无

SL         
+ N" |$ @0 g9 u. P' K* jMin Length Wire Segment         
) W1 E& n7 b9 H6 O* x无

! r8 K9 w) X0 ^! V) QMin Length Single Segment Wire         
3 M+ @$ \% X2 U7 C  W6 Q: w, s无

SN         
* `. |& D9 X/ U' v' s2 SAllow on Etch Subclass         
允许在走线层上

SO         
. w# R8 |* F% Y, m0 |& e! X2 S) `Segment Orientaion         
* V3 x8 }# u7 K$ n5 z5 e5 V/ ]无
$ e5 x: k/ P! M7 H" m7 r9 M4 |- w
BB         
/ \! X* c2 j0 m5 ~& \Bondpad to Bondpad         
Bondpad之间的错误
/ F4 L1 z: y8 f( S1 x
SS         
0 [* L) Q$ g9 XShape to Shape         
Shape之间的错误

TA         
. `: s4 R* `9 D: @Max Turn Angle         
  J$ p/ ^4 C+ n6 g( Q无

5 A4 L7 \$ ]6 TVB         
Via to Bondpad         
( M- h( h& e8 h+ ]Via 与Bondpad之间的错误
* i$ D( V) g0 `1 R
# ^5 c1 V' f5 F- UVG         
Max BB Via Stagger Distance         
2 J9 L/ \5 X+ M1 Y0 x& x同一段线的BB Via之间的距离太长

& F) `. B4 H: I+ i$ y7 J- eMin BB Via Gap         
/ {1 H1 `  V& ?5 J2 w: f8 bBB Via之间太近

Min BB Via Stagger Distance         
" \3 D/ ^. R( k5 x$ ]$ g3 J同一段线的BB Via之间的距离太近

( P( R: c' @, i" M) O( k6 L( GPad/Pad Direct Connect         
Pad 在另一个Pad 之上

1 c0 b* f, F+ _8 G, W4 JVL         
- U* v+ ]1 `- p0 O) {$ |' ZBB Via to Line Spacing         
BB Via与走线太近

Line to Through Via Spacing         
. F- }; z' a; c9 j; ^/ N. e走线与Through Via太近

0 ?8 Y$ L1 t1 @4 F# F5 kLine to Test Via Spacing         
# h( m6 c9 E$ s1 b* I走线与Test Via太近
2 H0 U+ M  _% v- o
VS         
BB Via to Shape Spacing         
4 t. Y& N# B+ r. d. j+ E& L  bBB Via与Shape太近

Shape to Test Via Spacing         
Shape 与Test Via太近

Shape to Through Via Spacing         
: s. f+ l, w0 ~4 J" C% M+ eShape与Through Via太近
7 X% H: Y+ W, Q! E- l
) D  s, N; m' F& M5 L+ ]VV         
, B/ G1 j! O8 p0 H7 TBB Via to BB Via
Spacing         
4 ~6 i7 N* I/ M5 ^$ u- NBB Via之间太近

. {3 O0 R' L0 g5 O" q3 m3 xBB Via to Test Via Spacing         
! e: u' d% f9 XBB Via与Test Via太近

+ A* u- o6 j1 d$ N4 M$ Z0 |BB Via to Through Via Spacing         
BB Via与Through Via太近
) G$ S/ Y# Y+ {# i& V
Test Via to Test Via Spacing         
Test Via之间太近
- Y+ x5 E3 L( M: ^% I3 J, F/ x1 }4 ]
! ^  j0 k" l5 ?, c0 KTest Via to Through Via Spacing         
% M" q, S! M! l9 `8 d( u  G' E5 ~Test Via与Through Via太近

1 r5 ~/ z5 u( s, C+ D3 ]Through Via to Through Via Spacing         
Through Via之间太近
6 k( w7 k$ L" e8 T
WA         
' ]0 A  g% d& s/ Y+ }& K- @Min Bonding Wire Length         
Bonding Wire 长度太短
! I& H& @$ t' V4 Y5 }
WE         
! G2 R. n0 b+ J" c' c, {! X& m# tMin End Segment Length         
无
. A2 Q. Q+ c: M# ~: [3 b! v$ x
Min Length Wire End Segment at 135Degree         
无

Min Length Wire End Segment at 45/90Degree         
$ n& b: _( Y6 M无

WI         
Max Bonding Wire Length         
, O# N9 j! M/ |Bonding Wire 长度太长
4 B7 s! e) M: y  M
5 q2 a% o7 o: f4 |0 ZWW         
Diagonal Wire to Diagonal Wire Spacing         
斜线之间太近

Diagonal Wire to Orthogonal Wire Spacing         
斜线与垂直/水平线之间的距离太近
* T, o# a% k$ v
Orthogonal Wire to Orthogonal Wire Spacing         
垂直/水平线之间的距离太近
9 @% s* ^/ f5 z# ^3 N3 p( Z
WX         
4 F0 ~. t1 F  u& GMax Number of Crossing         
9 D1 ?& e" t% H3 Q# G无
7 b6 M5 J: Y2 y& [7 D6 X
Min Distance between Crossing         
无
! e" w5 \$ _  V, e" g
! f1 U9 z3 w& x+ @; F. wXB         
135 Degree Turn to Adjacent Crossing Distance         
, n) {& L' d+ c. Q无
4 W- u% o6 I% G1 P" ]; [# h! k
90 Degree Turn to Adjacent Crossing Distance         
无

; ?( D' @9 v: D" P2 e# x4 EXD         
Externally Determined Violation         
5 b+ K3 k1 R6 V( V5 R无

XS         
Crossing to Adjacent Segment Distances         
无



; U4 J1 G% o4 V5 E. w6 X
$ d; h( e( N+ }* W5 N

0 k5 e% r, Q+ H; u/ I3 Z, L
, v! K' F* p4 n  y
allegro布线完成后如何修改线宽
一.如果要改变整个一条导线的宽度    1.在find栏里选择Cline
;  2.在PCB中选择要改的导线，点击右键，选择Change Width    3.在对话框中输入你想要的线宽
0 ~- m7 A5 w: |4 u, E3如果要改变整个导线中某一段导线的宽度   
1.在find栏里选择Cline Segs
2.在PCB中选择要改的导线，点击右键，选择Change   
8 r7 ^' e9 ~* g& ^9 m/ o% M3.在对话框中输入你想要的线宽
4 d: o, C( f% q; E; C9 c9 x6 r
edit\change，find栏里选上cline,options里有个linewidth在框框中输入你需要的线宽，然后点击需要修改的cline
% Q4 v. b( C  medit\change，find栏里选上cline,options里有个linewidth在框框中输入你需要的线宽，然后点击需要修改的cline
8 H* s9 y2 K; Y9 T! q
! L+ |" {& x! Z* y9 r
9 @5 A; D/ ~" A7 _  w. n－＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝
9 S* h5 v! c( y. _4 _6 F# Z9 U& g9 Z* e! {CADENCE orcad:
问题：   #2 Warning [ALG0016] Part Name "CAP _POL_CAPAE1030X1050N_35V/330U" is renamed to "CAP _POL_CAPAE1030X1050N_35V/33".

[ _)`,]4hlx;W:F
解释1. 这个警告有时不可避免，allegro对相关的属性名称进行合并，超过一定数量的字符就截掉；在命名规范的前提下就不考虑这个警告了。z4aw\Qt!N无法根治.解释2 。这个#2 Warning [ALG0016] Part Name  
+ Q" y! a: a# [! r  D6TvuP!a 之类的错误在于你建立元件原理图的时候你的原件Value值太长了超过32个字符,从而使系统在进行命名规范的时候溢出,而出错,很简单的,只写关键元件名,比如   

# D0 m* U' c  q改线宽的改字体宽  
9 H! p5 a9 t' z* L* h! `
在Allegro中如何更改字体和大小（丝印，位号等）
Aallegro 15.2:
( r' `* f0 i4 s  u+ O. ?setup->text sizes
% [  U+ t  P- H: ~7 ]text blk:字体编号
6 ?+ b6 X% O. u6 r4 uphoto width: 配置线宽
width,height:配置字体大小  
* D/ N9 a( D% g1 L3 ^5 f% C改变字体大小：edit->change，然后在右边控制面板find tab里只选text（只改变字体）
然后在右边控制面板options tab里line width添线的宽度和text block里选字体的大小。
) Y+ o: p$ Z0 [* H7 Z% i最后选你准备改变的TEXT。
框住要修改的所有TEXT可以批量修改

allegro 16.0: setup->design->parameter->text->setup text size
text blk:字体编号
photo width: 配置线宽
width,height:配置字体大小  
改变字体大小：
edit->change，然后在右边控制面板find tab里只选text（只改变字体）
- c# f+ z- k6 n1 _( t. I然后在右边控制面板options tab里line width添线的宽度和text block里选字体的大小。
; h! [6 y: _2 Vclass->ref des->new sub class->silkscreen_top
最后选你准备改变的TEXT,框住要修改的所有TEXT可以批量修改,
注意：
- d! w$ p3 n# }: y3 @, T如果修改顶层丝印要先关掉底部丝印层,silkscreen_bottom和display_bottom
--------------------------------------------------------------------
在建封装的时候可以设定 :你可以在做做封装的时候就把线宽的值填上,也可不填,在出光绘时,在Undefined line width填上线宽的值.即可  
9 j' S/ R9 n6 ^1 N# k' V

1 N! c( W# @0 Q" X& X8 l, S4 n
4 A0 F5 t$ Q9 Z; G+ c5 ?
－7．如果过孔不盖绿油，
在出gerber时，via class/soldermask subclass　加进soldermask film就可以了
导出的gerber文件用CAM350导入,有SOLDERMASK层的地方就是不盖绿油的地方．

. @2 ]) p; x  P6 C1 g1 y6 A-6. CADENCE 特殊规则设置：
7 A. }  |  F  C3 W: c% Y思路：先设置一个规则x，再设置一个区域，该区域的规则采用规则x(通常也认为是为该规则分配一个约束x)
-5. 下面的解决方案适用于,多个零件同时围绕一个点旋转,而不是围绕各自的一点旋转.
  I$ v2 a) s: K8 G5 N' g1.Edit->Move,在Options中Rotation的Point选User Pick,
+ [9 k7 W, _1 P3 \# j2 再右键选Term Group,按住鼠标左键不放并拉一个框选中器件,多余的可用Ctrl+鼠标左键点击去掉.
/ w: M- L+ H5 S' D! ^- _3. 选好需整体旋转的器件后,右键complete.
) _& J3 ?8 T: M& |1 i# t( R4 }4. 提示你Pick orgion,鼠标左键选旋转中心.
5 下面右键选rotate, 即可旋转了.
4 j8 u0 w' i8 e) v: H
' ?# w1 e  `  f+ f% {  ~-4. 按原理图方式进行摆放元件。
( k: ]; C! m( ]$ ]0 K/ v        ALLEGRO不支持按原理图方式摆放，但可用代替方式来进行，在capture中建立用户自己定义的属性。
7 R  @! J+ r* A, pA. 在文件*.dsn中，选中一个page  。edit --browers ---parts    选择 OCCURENCES   ----OK    选中所有元件—— ETIT-- PROPERTIES------new ---弹出对话框 NAME: 输入PAGE  VALUE：输入1,   单击OK后，可以持到多出一个属性值 Page 1  
9 B9 X' C' i4 G; A$ vB. 单击OK关闭 BROWERS _SPREADSHEET对话框，关闭PARTS页。   
0 S! K- R; a, Q  ~, @* PC. 重新创建工程网络表，以便把新加的属性加入到网络表中。注意生成网络列表的过程时，"create pcb Editro Netlis"  右边的SETUP  后，configure file 后边的EDIT，把PAGE=YES 加入到配置文件中，保存。再后，勾选“create or update PCB editor bord (NETREW)”   ALLOW USER DEFINED Prop 一定要色选上。 生成网络表，
D. allegro 导入网络表。注意导入时，勾选上CREATE USER-DEFINED PROPERTIES
E. 导入后，PLACE ---PLACE by PROPERTY/VALUE.下拉，选择page及其它。   
% W7 d% G! j- r% c4 z
0 k6 W- O0 R' W, `1 u

; D4 p4 u% ]2 E1 B( j; K-3. ALLEGRO做元件封装（symbol)选用的焊盘不对，如何批量替换： tools--- padstack--- replace  （具体忘了，就在这个文件菜单下，还是注意OPTIONS选项） ALLEGRO好像所有操作都 得注意OPTIONS选项啊。

1 c& U9 v2 D) h' ?/ H0 F, ^
-2. allegro在放置LINE时注意设置好线宽。（放好后修改的话，EDIT——CHANGE——options里设置好宽度——点先需要修改的LINE ）
* V( k" `  o% k+ `: t' ^
" ]0 R+ c0 n0 y-1.  ALLEGRO 测量工具单位的设置：MANUFACTUE— dimension/draft—parameters——选择测量工具单位
并且可以设置校注的形状，字符大小等与标注相关的东西。

0.  ALLEGRO 边框线（outline）的修改：EDIT --DELETE  选中要编辑的LINE  右键 CUT  把OUTINE 的线剪断，然后Edit  edit>vertex 移动顶点。 （NND.外框编辑太麻烦了。 总不能每次都DXF导入吧，谁有好招？？？）
1.
3 s9 y7 k1 M5 J! `display--color visibility ---弹出颜色设置对话框，在最上面选择“NET” 通常默认的为“LAYER” 即通常我们进行的各种层颜色设置。
选 好自己想设置的颜色。----OK !

8 P, }* b, R$ S# I- Q2.ALLEGRO 添加和删除泪滴
" {5 I* {1 k: h0 V5 v5 o$ T1 ]! NROUTE----GLOSS----PARAMETERS...   选择“PAD AND T CONECTION FILLET”
单击“PAD AND T CONECTION FILLET”前面的按钮，弹出具体的各种类型的泪滴设置， 添加和删除泪滴可在  GLOSS---ADD FILLET /DELETE FILLET 中进行。
% ^/ ~4 k, E' y7 r# P$ U. f. F
3.allegro 如何设置route keepin,package keepin
' I# S. M" w& z. z$ N7 |9 N如何根据自己导入的DXF文件做一个route keepin,package keepin图形的文件而不用自己手动画呢？
     1.setup->area->route keepin,package keepin ->画框
: K) m6 n! i$ ]- a2.edit ->z-copy->  options（标签）->package keepin,route keepin->offset->50->点击外框（即导入的DXF外形边框）  
4.电源网络高亮介绍
, I4 z% y/ Z5 V; p' L# y不同的电源或者地网络高亮以不同的颜色，使该板的电源分布状态一目了然，便于布线和分割电源平面与地平面。其命令为：Display=>Hilight 或者点击工具栏图标“ ”，右边参数设置窗口如下：
' H- B* `! b$ i5 u0 r8 Q7 L" zOptions栏设置高亮的颜色
4 J' u# E# r  b+ ~' K5.PCB检查
$ i3 y9 q5 O$ `; l) U, c& h1. 板的外形尺寸是否和规划一致 2. 接口器件的布局是否到位  3. 退藕电容的布局是否合理  4 匹配电阻的布局是否合理   5 时钟模块的布局是否合理  6 复位电路的布局是否合理  7 MARK 点放置
6.测量的命令   Display=>Measure或者工具栏
( g# U+ Z& k6 M% X4 ~) K) G4 G7.生成钻孔文件 选择菜单 Manufacture->NC->NC Parameters
6 i8 }( `% [$ t1 z8.输出artwork   在输出底片文件之前，需要确认一下动态铜的参数。
- `+ B# _2 |1 L                                     选择菜单 Shape->Global Dynamic
Params 弹出Global Dynamic Parameters 对话框，
8 K9 r* X; ^. U* e  s9. 对于两层板也可以使用EDIT --split plane 来进行铺铜。
首先用选 LINE  options 选择ANTI--ETCH 规划出各个电源网络，然后用edit _ split plane __create .........

zjt289198457

写的很详细，非常感谢！请问有没有在走线过程中类似于PADS的修改走线的快捷键操作啊？

xiaoyangren

很不错，收藏了，谢谢楼主分享。

TANGCHENGRUBY

  不错 谢谢楼主。

szhot

很好的操作方法啊

xidgli

不错啊

青虫

谢谢楼主的无私奉献，祝愿楼主身体健康，工作顺利

cxt668

如果做一个文档再加上图片就更好了，

fangxiaoyan

楼主有心，谢谢啦

ggbingjie

不错，对新手很有帮助

Kelly-小春

楼主好有心

石家伟

谢谢楼主了

elunlang2000

漂亮，收下了

cheng912894621

很好很强大{:soso_e113:}

Sisic

謝謝分享喔      

liuanty

不错，收藏了

liuanty

不错

alexhong_nuaa

谢谢楼主哦