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本帖最后由 hlj168 于 2012-10-19 10:05 编辑
# R: w' Y7 b6 ~4 u6 Y. W6 P& Z3 ^8 m) X0 R9 R" w. C( w8 _' k, l8 c5 ?
BGA是PCB 上常用的组件,通常CPU、NORTH BRIDGE、SOUTH BRIDGE、& R0 d) N/ F2 t; \. r; `8 |
AGP CHIP、CARD BUS CHIP…等,大多是以bga 的型式包装,简言之,80﹪的
2 Q; l2 }" f( K2 E8 [. p8 U高频信号及特殊信号将会由这类型的package 内拉出。因此,如何处理BGA/ j: x5 e6 J* w& U* {" W
package 的走线,对重要信号会有很大的影响。. `% P# Y* |2 M( y) M8 Y" Q
通常环绕在BGA 附近的小零件,依重要性为优先级可分为几类:
% \/ F% V9 T- S. E! ]/ R- c% [1. by pass; v8 g+ |' z7 w5 n+ v# c; o
2. clock 终端RC 电路。
" N1 D* O$ R4 V& X' b( `5 R. s3. damping(以串接电阻、排组型式出现;例如memory BUS 信号)
2 F$ p( V6 k. w9 k+ C4. EMI RC 电路(以dampin、C、pull height 型式出现;例如USB 信
) Q, i& L T/ } @6 m% X号)。. V( C5 D, [, j( |# J0 T5 _8 q& J
5. 其它特殊电路(依不同的CHIP 所加的特殊电路;例如CPU 的感1 t$ C$ d4 p* d; H% ^- P
温电路)。
$ k; V& X' b$ N% R; m" u2 s6. 40mil 以下小电源电路组(以C、L、R 等型式出现;此种电路常出9 t* v3 l. Q0 h2 C, t0 ~: _- _' }
现在AGP CHIP or 含AGP 功能之CHIP 附近,透过R、L 分隔出不! i. Q: j. k- b( M
同的电源组)。
. K% E6 l; a. j' N3 X" ~2 Y7. pull low R、C。
3 p* M" g) C1 U/ M3 q' A9 x8. 一般小电路组(以R、C、Q、U 等型式出现;无走线要求)。$ G9 Z" }8 R* `9 N+ L- T2 c$ u
9. pull height R、RP。$ i- Z3 X- U4 F4 R2 G
1-6 项的电路通常是placement 的重点,会排的尽量靠近BGA,是需要特别
. R" k# R( c& x2 R0 l处理的。第7 项电路的重要性次之,但也会排的比较靠近BGA。8、9 项为一般
* P6 {' j( _* Q4 `) T2 g! U m性的电路,是属于接上既可的信号。4 B) D7 q( @5 I, d9 k* k* m6 E
相对于上述BGA 附近的小零件重要性的优先级来说,在ROUTING 上的需
: n7 f: i( L! A: ^/ w求如下:
9 s* w r/ K! b6 n ~1. by pass => 与CHIP 同一面时,直接由CHIP
3 ^. @" D, Z; w! a1 [; Cpin 接至by pass,再由by pass 拉出打via 接plane;与CHIP 不同& O- n. B" B& y# O5 s2 n
面时,可与BGA 的VCC、GND pin 共享同一个via,线长请勿超
/ d8 z! U, c5 p* `$ y+ \6 I! R& b3 {越100mil。# V2 P% Q) g4 S" G$ u( I2 G! L
2. clock 终端RC 电路 => 有线宽、线距、线长或包GND 等# H8 |: c0 b* E" P; Z; b( E: T
需求;走线尽量短,平顺,尽量不跨越VCC 分隔线。
- ~: z( X( N! d- Q2 X3. damping => 有线宽、线距、线长及分组走线等3 m @1 [* l0 K+ F, N# B' }' ?) W
需求;走线尽量短,平顺,一组一组走线,不可参杂其它信号。' i: F$ J! p- X, z
4. EMI RC 电路 => 有线宽、线距、并行走线、包GND
5 a u" h( J# X3 Q! }. T( ?等需求;依客户要求完成。
0 S$ A; d$ z; b: L0 ?5. 其它特殊电路 => 有线宽、包GND 或走线净空等需) F. u- j9 c4 `7 a# `* a2 C
求;依客户要求完成。, O& Y- D& z3 G$ Y8 A
6. 40mil 以下小电源电路组 => 有线宽等需求;尽量以表面层完成,将内层空间完整保留给信号线使用,并尽量避免电源信号在& Q( k+ Q/ x" F* i3 t
BGA 区上下穿层,造成不必要的干扰。
* h, z" k. c7 H& }& d ^" \; S7. pull low R、C => 无特殊要求;走线平顺。5 K) q8 E* _$ v! _- g7 e
8. 一般小电路组 => 无特殊要求;走线平顺。
: f( I( o, ~: t1 R9 x7 t# c: W- Z9. pull height R、RP => 无特殊要求;走线平顺
& s. Z0 I( ]0 z, P* I3 b9 r- B为了更清楚的说明BGA 零件走线的处理,将以一系列图标说明如下:* ?9 ~# a$ w; M9 \& T% {% B+ T
$ f. i) h K9 q
A. 将BGA 由中心以十字划分,VIA 分别朝左上、左下、右上、右下方向. w( \' [" W: z. A+ v9 e( c
打;十字可因走线需要做不对称调整。
0 K) c* Z4 r, E m; f4 y, B3 dB. clock 信号有线宽、线距要求,当其R、C 电路与CHIP 同一面时请尽量
6 R9 x2 B/ [6 n1 {% q4 o以上图方式处理。& D+ P8 ]5 O4 g2 v5 \, [! K
C. USB 信号在R、C 两端请完全并行走线。
$ a5 C2 K$ S9 o4 k) c" |3 SD. by pass 尽量由CHIP pin 接至by pass 再进入plane。无法接到的by pass2 o- C8 l! W7 I1 f+ O# T
请就近下plane。$ ~, m; d' Y7 ?% Y2 E1 o
E. BGA 组件的信号,外三圈往外拉,并保持原设定线宽、线距;VIA 可
, r; H# w8 x/ O/ U/ F0 Q* \在零件实体及3MM placement 禁置区间调整走线顺序,如果走线没有层
; F" \" m& D2 {" P4 v面要求,则可以延长而不做限制。内圈往内拉或VIA 打在PIN 与PIN 正
2 n5 H5 ?6 R. L5 e中间。另外,BGA 的四个角落请尽量以表面层拉出,以减少角落的VIA
1 Q; [6 i" k+ ^) P数。# i/ d u( J& Z) K2 N) ?+ z
F. BGA 组件的信号,尽量以辐射型态向外拉出;避免在内部回转。
4 |, j5 i7 A# I4 ]2 x3 L3 D
* K* |( V& ?$ Q3 E) d" lF_2 为BGA 背面by pass 的放置及走线处理。, L: ] h/ d9 U7 M0 Q7 ?( m
By pass 尽量靠近电源pin。
, h6 W* L( Z6 w* G$ \, U0 p
) M* i% l, g5 s9 u ~- R
F_3 为BGA 区的VIA 在VCC 层所造成的状况* J. ]8 @. A/ x2 A
THERMAL VCC 信号在VCC 层的导通状态。+ [! A+ m- Y( R! H* Y
ANTI GND信号在VCC 层的隔开状态。8 Z6 z q: w1 Z4 `! h) K
因BGA 的信号有规则性的引线、打VIA,使得电源的导通较充足。
+ K, o8 ~/ n4 `
/ n9 @% F1 y, B% ` z
F_4 为BGA 区的VIA 在GND 层所造成的状况# r% V, D/ M* Z2 E2 R
THERMAL GND 信号在GND 层的导通状态。
9 v) w# \9 N( \( R$ @ SANTI VCC信号在GND 层的隔开状态。
5 d* l# y' \/ @$ z, ]; q6 z& B因BGA 的信号有规则性的引线、打VIA,使得接地的导通较充足。0 p: }5 ?* i% i/ e D5 {% ^# _6 e
1 b) ?" {2 w6 R
F_5 为BGA 区的Placement 及走线建议图
* s) i' l1 J" X( B7 l. ?
& t1 ~) V: r/ [以上所做的BGA 走线建议,其作用在于:) l5 ~$ e0 ~& [: e% ?
1. 有规则的引线有益于特殊信号的处理,使得除表层外,其余走线层
" o4 z3 K- b$ q: h( _" N; @% V皆可以所要求的线宽、线距完成。
2 p- ]/ \! F* j5 W- d2. BGA 内部的VCC、GND 会因此而有较佳的导通性。
) u% [9 o/ J% J3. BGA 中心的十字划分线可用于;当BGA 内部电源一种以上且不易
& w, r' e0 W: P: J/ A C e于VCC 层切割时,可于走线层处理(40~80MIL),至电源供应端。/ j: F" V; K: H" m5 ^( [
或BGA 本身的CLOCK、或其它有较大线宽、线距信号顺向走线。
* j6 M" l) K! x9 {- P3 b7 L4. 良好的BGA走线及placement,可使BGA自身信号的干扰降至最低。 |
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