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BGA CHIP PLACEMENT AND ROUTING RULE

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发表于 2012-10-18 14:43 | 显示全部楼层 |阅读模式

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本帖最后由 hlj168 于 2012-10-19 10:05 编辑 / P1 m5 K: |1 ?' p3 J, c- \' R
0 u6 @, A) M; E% _6 V
BGA是PCB 上常用的组件,通常CPU、NORTH BRIDGE、SOUTH BRIDGE、
  C2 I& T+ v3 J( Y# jAGP CHIP、CARD BUS CHIP…等,大多是以bga 的型式包装,简言之,80﹪的; N" Z, h8 p( _' `8 i* p
高频信号及特殊信号将会由这类型的package 内拉出。因此,如何处理BGA
; b3 V. e" ^7 _- M) H: A2 Y: Npackage 的走线,对重要信号会有很大的影响。
7 m5 d0 t+ D1 d3 D: R4 ]通常环绕在BGA 附近的小零件,依重要性为优先级可分为几类:& |& V3 n, |+ F; |7 h
1. by pass' Q- _( J' F/ C) }6 W# {$ A
2. clock 终端RC 电路。
1 Y3 f' I9 E- \9 {3. damping(以串接电阻、排组型式出现;例如memory BUS 信号)+ L, J; c2 `+ [# ?) g
4. EMI RC 电路(以dampin、C、pull height 型式出现;例如USB 信
, P  H' g$ x: U" m9 u0 k, a号)。
: t% U' p5 b9 `5. 其它特殊电路(依不同的CHIP 所加的特殊电路;例如CPU 的感2 o, x$ ~' e- j" g
温电路)。
5 t$ A: \: A# m, n4 U# j$ X' U6. 40mil 以下小电源电路组(以C、L、R 等型式出现;此种电路常出, k8 t/ n6 B6 V5 b) Z# c: ]1 P
现在AGP CHIP or 含AGP 功能之CHIP 附近,透过R、L 分隔出不
9 G1 ?( X) W. v5 b+ B: ~  x/ m同的电源组)。
1 g! U; Q- r: r4 N7. pull low R、C。# q! J6 R8 j8 X  C" W" T+ u
8. 一般小电路组(以R、C、Q、U 等型式出现;无走线要求)。
( E) _  n6 O' K/ J, a4 ?9. pull height R、RP。0 H# R6 S4 a; {
1-6 项的电路通常是placement 的重点,会排的尽量靠近BGA,是需要特别
  E) [0 m8 \4 j2 \- W2 T处理的。第7 项电路的重要性次之,但也会排的比较靠近BGA。8、9 项为一般
6 @  l5 d  t, }2 U9 g7 Q性的电路,是属于接上既可的信号。6 a" |1 s& b3 M3 N$ w6 K
相对于上述BGA 附近的小零件重要性的优先级来说,在ROUTING 上的需, n/ i& y* J2 ^
求如下:
% @. J4 Y2 L0 c& G# \1. by pass => 与CHIP 同一面时,直接由CHIP5 t% N: _: K. k+ z* G
pin 接至by pass,再由by pass 拉出打via 接plane;与CHIP 不同/ w& R# R1 T5 X: v4 s5 K! v9 E" I1 ?- V
面时,可与BGA 的VCC、GND pin 共享同一个via,线长请勿超" V7 b" b/ _3 f# ~$ s+ R
越100mil。( Z4 Z8 C+ Y9 A+ o
2. clock 终端RC 电路 => 有线宽、线距、线长或包GND 等
0 u3 M% q0 q& A1 ]" y需求;走线尽量短,平顺,尽量不跨越VCC 分隔线。$ ^' N3 v: |# K/ M
3. damping => 有线宽、线距、线长及分组走线等
$ O! O. \7 K4 O! J& X. n$ p需求;走线尽量短,平顺,一组一组走线,不可参杂其它信号。% z% z  K; o: z4 C
4. EMI RC 电路 => 有线宽、线距、并行走线、包GND
# j5 y$ D/ h: r7 v* T* l等需求;依客户要求完成。
; V# i' C+ z" d' @6 J+ L% L, B5 D2 @5. 其它特殊电路 => 有线宽、包GND 或走线净空等需$ y$ E5 b! J& f& B1 X
求;依客户要求完成。2 _2 u7 x3 ]$ }) ]0 L6 t# p$ ^
6. 40mil 以下小电源电路组 => 有线宽等需求;尽量以表面层完成,将内层空间完整保留给信号线使用,并尽量避免电源信号在
$ C8 O+ h2 r2 B; P% R! DBGA 区上下穿层,造成不必要的干扰。) ^6 l. i0 d4 J! P5 e! r$ x
7. pull low R、C => 无特殊要求;走线平顺。$ O. V! z; K  D  @
8. 一般小电路组 => 无特殊要求;走线平顺。
( v  Y0 G) _. I' R0 ?1 N9. pull height R、RP => 无特殊要求;走线平顺
, Q3 @. n7 E1 P! \+ N# S& \为了更清楚的说明BGA 零件走线的处理,将以一系列图标说明如下:/ ]3 O# z( U( j1 E- e) v3 k6 F1 D

F_2 为BGA 背面by pass 的放置及走线处理。

F_2 为BGA 背面by pass 的放置及走线处理。

0 m" D$ {9 k2 d, WA. 将BGA 由中心以十字划分,VIA 分别朝左上、左下、右上、右下方向  ~- |$ p$ l( r8 b4 k
打;十字可因走线需要做不对称调整。
6 M0 w( {9 P$ ?" BB. clock 信号有线宽、线距要求,当其R、C 电路与CHIP 同一面时请尽量
! {) x4 C6 w5 ]; G以上图方式处理。
  ?4 ?2 k5 z- d. K9 UC. USB 信号在R、C 两端请完全并行走线。
1 o& D- u: ^0 `& z1 JD. by pass 尽量由CHIP pin 接至by pass 再进入plane。无法接到的by pass) l& d) k7 s* A$ g
请就近下plane。
9 e3 J# T5 V* C. sE. BGA 组件的信号,外三圈往外拉,并保持原设定线宽、线距;VIA 可8 A( j6 E2 h8 b- z: y; K% M# |; q) @
在零件实体及3MM placement 禁置区间调整走线顺序,如果走线没有层$ V) F: }$ I. H
面要求,则可以延长而不做限制。内圈往内拉或VIA 打在PIN 与PIN 正
+ p$ i2 E5 C! P) u/ @1 J! f中间。另外,BGA 的四个角落请尽量以表面层拉出,以减少角落的VIA8 P6 a2 b' u( x0 _# S9 {' T
数。
/ l- V8 |" t2 X" gF. BGA 组件的信号,尽量以辐射型态向外拉出;避免在内部回转。/ h$ [$ g0 p( o+ h- V

F_3 为BGA 区的VIA 在VCC 层所造成的状况

F_3 为BGA 区的VIA 在VCC 层所造成的状况

, {# V" {' P; K. K6 ]" TF_2 为BGA 背面by pass 的放置及走线处理。
9 A! M& Z  E/ o, N8 [By pass 尽量靠近电源pin。
: S; l& Q7 M3 v) ^! K9 f

F_3 为BGA 区的VIA 在VCC 层所造成的状况

F_3 为BGA 区的VIA 在VCC 层所造成的状况

7 ]) z5 {9 ]% T4 i# |F_3 为BGA 区的VIA 在VCC 层所造成的状况
8 K. m- T! \4 p" T5 O; mTHERMAL VCC 信号在VCC 层的导通状态。
0 t1 N8 s" J3 k6 j) k) |ANTI GND信号在VCC 层的隔开状态。' e8 w  Q/ v* k% G9 f
因BGA 的信号有规则性的引线、打VIA,使得电源的导通较充足。
! g" L) h# m) z+ Y+ _7 J" n

F_4 为BGA 区的VIA 在GND 层所造成的状况

F_4 为BGA 区的VIA 在GND 层所造成的状况
" I8 u0 J; }7 C# Z3 d- D5 h; u, ~/ ]
F_4 为BGA 区的VIA 在GND 层所造成的状况7 f3 @7 D8 A& @! X3 m. C
THERMAL GND 信号在GND 层的导通状态。) t2 `7 K& ~  B! ?2 x( N
ANTI VCC信号在GND 层的隔开状态。
6 z' l# }6 k% n0 @因BGA 的信号有规则性的引线、打VIA,使得接地的导通较充足。# E6 B. l; [$ K4 Y$ Z8 u3 n

F_5 为BGA 区的Placement 及走线建议图

F_5 为BGA 区的Placement 及走线建议图
6 _+ C" r4 \- c
F_5 为BGA 区的Placement 及走线建议图
4 G8 A0 a" W7 L
2 C! w5 @5 a4 V& A  I9 S以上所做的BGA 走线建议,其作用在于:3 j0 _  U' P& `1 V9 r
1. 有规则的引线有益于特殊信号的处理,使得除表层外,其余走线层4 g6 a* ~2 @! Y5 a/ C- o
皆可以所要求的线宽、线距完成。
, R0 d! Y7 h- d  q2. BGA 内部的VCC、GND 会因此而有较佳的导通性。
) j8 ]% U0 f3 E& \3. BGA 中心的十字划分线可用于;当BGA 内部电源一种以上且不易
1 q! p  ]8 f- D于VCC 层切割时,可于走线层处理(40~80MIL),至电源供应端。
5 K+ P1 w: k6 @& _% z. e或BGA 本身的CLOCK、或其它有较大线宽、线距信号顺向走线。
. R. {% t+ N0 v4. 良好的BGA走线及placement,可使BGA自身信号的干扰降至最低。

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gn165625076 + 5 赞一个!
黑驴蹄子 + 10 NICE!
zhangsenzhixing + 10 写的很详细 值得收藏
rickleaf + 10 很给力!
77991338 + 10 支持!顶下

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该用户从未签到

发表于 2012-10-18 21:47 | 显示全部楼层
顶!貌似见过的文章。

该用户从未签到

 楼主| 发表于 2012-10-19 09:54 | 显示全部楼层
路过,请顶顶!!!!

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参与人数 1贡献 +10 收起 理由
superlish + 10 赞一个!

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该用户从未签到

发表于 2012-10-19 18:15 | 显示全部楼层
好贴顶起
  • TA的每日心情

    2019-11-19 16:12
  • 签到天数: 1 天

    [LV.1]初来乍到

    发表于 2013-10-16 08:45 | 显示全部楼层
    走过路过,没有错过。
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