FPGA减法问题

feihu612

情况是这样：
3 ~" s( N, }5 l2 E; M& \# Z首先实现两矩阵相减，再将结果去做其他运算，矩阵每个元素为8bit，结果为8bit
) @) C) J6 o1 I0 d1 t主要是其中符号的问题，
我的想法是，申请一个存储空间来存储相减后的结果，同时申请一个存储空间来存相减后的符号，还要通过比较器判断两个相减后的符号，
但我觉得太麻烦，
5 S6 d1 k; w( x2 A, B& x/ K+ B5 R我看了一下两数相减的仿真，其结果为A - B等于A + B的补码
6 C2 E. V; y0 z' P如：255 - 1 和 57-59
% G. O; @7 S8 R* F3 P! T仿真结果都为1111_1110
, @6 }3 |* u5 I9 |/ d该怎么处理

feihu612

这个群是新手群，太让人失望

玉之英华

你说的问题是数制的问题，硬件描述语言可以定义一个数有无符号，也就是存储时是补码还是源码，希望对你有用！