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FPGA减法问题

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1#
发表于 2012-8-31 10:21 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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x
情况是这样:/ [& {; [6 k; }% s3 t0 S  E
首先实现两矩阵相减,再将结果去做其他运算,矩阵每个元素为8bit,结果为8bit4 F* Z/ N' T8 W' ^! [' k6 J
主要是其中符号的问题,: c7 \9 [8 g2 V' ]  }  ~5 _
我的想法是,申请一个存储空间来存储相减后的结果,同时申请一个存储空间来存相减后的符号,还要通过比较器判断两个相减后的符号,
2 \9 G; z3 O' C8 z0 E1 _但我觉得太麻烦,
0 Y4 L! K/ j% e4 k我看了一下两数相减的仿真,其结果为A - B等于A + B的补码
  L" n  i  Y5 p: }& A如:255 - 1 和 57-59 ; j: f3 ^( u3 z1 A. K/ J9 C
仿真结果都为1111_1110# G) z- R# V6 `4 V5 r) I
该怎么处理

该用户从未签到

2#
 楼主| 发表于 2012-8-31 15:37 | 只看该作者
这个群是新手群,太让人失望

该用户从未签到

3#
发表于 2012-8-31 17:55 | 只看该作者
你说的问题是数制的问题,硬件描述语言可以定义一个数有无符号,也就是存储时是补码还是源码,希望对你有用!
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