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使用 UE16 GREEN 版本的时候出现无法高亮VERILOG关键字体的问题，头疼了一早上
5 u3 R- R+ M' X8 V0 N: F1 H# s5 X: v; V' k0 Z- |. {
最后本着自己动手丰衣足食的观念，解决了
; d2 T6 w6 @! q' l/ \( G
3 N/ m6 A4 Q8 U. l发个帖子，希望大家以后不要走弯路。 u3 Y6 p; k, N
; I9 V* ^1 x8 g7 XUltraEdit是一款功能强大的文本编辑器，可以编辑文字、Hex、ASCII码，可以取代记事本，内建英文单字检查、C++ 及 VB指令突显，可同时编辑多个文件，而且即使开启很大的文件速度也不会慢。是一个使用广泛的编辑器，但它并不直接支持HDL。( {7 k, G& ?1 }' h. ^ C! b
在网上查了资料后，自定义了一个Verilog的环境，现在心得总结如下：8 ]! \& e: K3 }) @7 e: E
1：下载Verilog的语法高亮文件。
. v& O2 R% b: e: I 即可支持相应的语言编辑，关键字将用不同色彩标出。
3 f. ]/ X5 L! K6 p5 j& l/ ] 可以到官方网站去下载，包括上百种语法文件，我想应该都能满足大家的需要吧！6 G) p& V/ }( W* A
http://www.ultraedit.com/index.php?name=Content&pa=showpage&pid=40#wordfiles) G e% @8 Q" E t. E' ` X7 V
2：将下载的文件打开存放在WORDFILE 目录下面，这是发现无法添加成功，对比下载的文件和已有的.uew文件，发现时表头 不一样，将下载的表头修改成“/L20"VERILOG" C_LANG”，然后在高级--配置--语法着色上选择相应的语言就可以了
. E; j) ] w& p) v/ e5 ]
) K) A1 y$ j# A6 H& z+ x 3：加入折叠功能0 z0 a* U# P, E
由于Verilog HDL的块一般是以begin和end作为开始和结束的标记，其作用相当于C语言的# W1 H& U k; w( L. w1 R
大括号。在wordfile.txt的对应语言中添加进如下代码即可：$ }4 _ _1 ]5 f) l( K6 d2 @
/Open Fold Strings = "begin""case"* T' V3 N. Y- B( v* n
/Close Fold Strings = "end""endcase"
; K j( o2 ~ z4 `& M T 这里除了begin和end可以进行折叠外，另外一对case和endcase同样可以完成折叠，同样的" ?, s3 v0 b, s$ P; e/ U
方法可以添加你需要的折叠标志。6 l: T$ x" Y4 C
4：加入自动缩进功能
6 r& Z" u$ d$ f0 K' N& c) Q% s+ ^3 A 同样在wordfile.txt中，有控制自动缩进的语法。所谓自动缩进就是指，输入begin回车，下一行自动加一个tab；输入end，下一行自动退回一个tab。用户可以自己添加不同的缩进词实现自动缩进。如：
4 x# ^8 G/ p4 H0 E2 q$ p /Indent Strings = "begin""case""fork" "if" "else"
. Y. h# x% k' d# A /Unindent Strings = "end""endcase""join" "else"+ l# |, k) w! n$ }" h) a
5: 还可以加入其它一些自定义功能，如函数调用功能，大家可以自己摸索。
: N9 l; P7 e5 @. L0 ~, k7 f( ~ 方便大家，做了个压缩包供大家下载。4 M2 X! e2 S# m9 ~
( [; R6 y, M) x+ C1 p+ _
包中4 B+ V% B5 |5 C7 f8 H. g3 {$ G
verilog.uew |
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发表于 2012-7-22 12:04
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