再发G41+Xeon 604 CPU 主板效果图，我们只为研究AD画主板的方法

andyxie · 发表于 2012-5-20 01:55

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本帖最后由 andyxie 于 2012-5-20 15:24 编辑

再发G41+Xeon 604 CPU 主板效果图，我们只为研究AD画主板的方法。

外行人看说头晕，内行allegro熟手总是猛烈抨击。首先强调Allegro的确是主板主流，AD根本不可能画主板，这是altium公司自己都不敢涉及的高端应用。所以大家认为allegro pads 什么功能好，摆出来，顺手好用的功能，我们想办法在AD 实现出来（当然有些变通啦）

我们研究AD画主板，只为利用AD中很多很多其他软件没有办法实现的功能！
比如随意改变元件封装，用处大了去；
比如没有sch可以画pcb；
比如CAM>PCB>SCH 逆向设计，当你想一块很大的板不好维修测试时，要设计成模块化时候，就会知道为什么要CAM_to_PCB;
比如单板电路的时序分析图，比如小系统的软件流程图，比如机柜电器板块结构方框图;
比如画sch完成时候下位机的软件完成50%；
比如bmp_to_PCB 或 CAM_to_PCB 抄板；
比如无中生有网络（包括随时随意改网络名为有意义）；
比如PCB反SCH；
比如pcb后期修改工艺（过孔连接方式、盖绿油、间距、统一或局部修改过孔大小，大电流焊盘直连，板边插座焊盘花孔，SMD元件铺铜避让增大防止拖焊刮伤绿油，无铜孔在内层避让增大等等，，，，这些后期可以点修改的在其他软件都是在封装制作时候定下来不能改的）

G41_604_Top丝印.pdf (761.08 KB, 下载次数: 66)

G41_604_L1_Top层.pdf (368.26 KB, 下载次数: 61)

G41_604_L2_PWR层(有提示).pdf (158.12 KB, 下载次数: 40)

G41_604_L3_GND层.pdf (123.04 KB, 下载次数: 32)

G41_604_BOT丝印.pdf (104.43 KB, 下载次数: 34)

G41X_L3 PCB层叠结构与阻抗控制.pdf (1.71 MB, 下载次数: 88)

有网友问为什么不给pcb文件，好研究。
抱歉，这些都是目前客户要求设计的东西，我相信谁都没有权利随便把设计文件发出去吧。

eeicciee · 发表于 2012-5-20 13:52

LLLLZZZZ发吧

黑驴蹄子 · 发表于 2012-5-20 14:46

我个人还是觉得低档用AD是不错

eeicciee · 发表于 2012-5-21 21:49

我是真不明白为什么里面的阻抗为什么不是常用的50和100.LZ可否讲解一下呢？》？

andyxie · 发表于 2012-5-22 12:09

eeicciee 发表于 2012-5-21 21:49
我是真不明白为什么里面的阻抗为什么不是常用的50和100.LZ可否讲解一下呢？》？

首先，这位网友才是真正看文件的人！

为什么里面的阻抗为什么不是常用的50和100？

解释：
1. 首先我们先看看 Intel 的设计指引，这是权威！
其中阻抗分单端阻抗和差分阻抗

845G 设计指引精选.pdf (5.81 MB, 下载次数: 92)
你可以看看是否有很多不同阻抗值？

2. 4mil 线到底多少阻抗（单端阻抗）？
首先，了解决定阻抗的pcb 组成部分是：
1）绿油厚度和 Er2 （绿油的介电常数），比如3.3
2）Top层（或Bottom层）铜厚，注意，外层铜厚包括电镀之后的总厚度，比如1OZ铜厚约1.4mil，电镀后要求 1.9mil
3） PP 层厚度和PP层的介电常数Er1，比如4.2

好了，现在我们要求 4mil 线具备 50 OHM 阻抗，一般：
1）绿油厚度 0.3~0.5mil ，这个影响很小
2） Top层（或Bottom层）铜厚 = 1.9mil
3） PP 选用 1080 厚度3.0mil，压合到 2.95mil
结果，4mil 线就是 50 OHM，在这个pcb板叠层结构下， 4mil/10mil 的差分对阻抗就是 95 OHM！不信你们用 Si9000算算。

3. PCB 厂家帮你调阻抗还是你设计pcb 时候自己调阻抗？
肯定是自己设计pcb 时候自己调阻抗！
但是选用合理！
比如上面叠层结构下， 4mil 线阻抗=50 OHM， 7.5mil 线阻抗=37 OHM，你不可能要求 7.5mil 线是 57 OHM！！！

那么，pcb厂家怎么“帮”你调阻抗呢？
比如，你要求外层铜厚电镀后=1.9mil， pcb厂家可能给你电镀后 1.4mil！！！，而 1080 PP 材料几乎是最便宜的，可能不会改，他们就会改你的 4mil 线宽（这就是pcb厂家在png是会问你哪些线需要控制阻抗的原因。）来适合变化的叠层结构！

。。。。。

eeicciee · 发表于 2012-5-22 15:58

LZLZLZ!我的疑惑还有很多：下面一一例出。（谢谢解答）
1、DDR时钟差分对阻抗要求，单端36.09，差分64.41.（为什么不是50和100呢？注意，这里的时钟没有端接的东西。
2、DDR Control线阻抗要求，单端37.43.（为什么不是50？这里也没有端接）
3、同上，DDR Command...,单端32.59.(.....)
4、PCIE的TXRX线阻抗要求，单端46.14，差分86.03.(为什么不是50和100呢？注意，这里有的有端接有的没有端接)
5、VGA线阻抗要求，单端在A区50.92，B区37.43（为什么要AB区设计呢？有什么重要意义？）
6、DATA Stroke阻抗要求，两个单端，一个是50.92一个是42.18，差分是78.81.（为什么两个单端不保持一致？为什么差分不是100？注意这里也没有端接）
。。。。。。我是相当不明白呀。

andyxie · 发表于 2012-5-23 01:02

eeicciee 发表于 2012-5-22 15:58
8 Z( g1 Q5 {7 T8 n) |/ \& S0 zLZLZLZ!我的疑惑还有很多：下面一一例出。（谢谢解答）
; u2 d$ t5 ~* O, W" O( x* D% Z1、DDR时钟差分对阻抗要求，单端36.09，差分64.41. ...

有疑惑的朋友：

1. 请拿出你们正在设计的pcb 以及设计指南资料，先弄明白是谁要求多少阻抗，不要急着问为什么

2. 拿别人的做好的板子看看，当然大家都认为allegro 画主板是权威，就拿公认画好的brd 文件来分析，一般brd 里都有设置好的叠层结构，用si9000 ，输入brd里的叠层结构，输入pcb 里的实际线宽，看看si9000 计算出的阻抗（单端线和差分对的）到底是多少。

什么都不要问，直接把一些关键信号的的阻抗计算值都贴上来，然后，，，，多看看

eeicciee · 发表于 2012-5-23 08:42

一百多页的全英文，看到何年何月。
以前公司教的，50和100都是默认，除非客户特别要求，否则都是按50和100做。

eeicciee · 发表于 2012-5-23 17:01

你说得没错，所以我不太明白为什么不做到50和100.我猜测是不是驱动输出芯片本来就有输出电阻（这个电阻不为50），所以为了省了去串接电阻的成本，为少打孔（四层板以上时才考虑）。传输线的阻抗就设成和驱动输出芯片的输出电阻一样。是不是这样理解？？？

eeicciee · 发表于 2012-5-23 20:25

还是不知道答案

eeicciee · 发表于 2012-5-24 09:22

好吧，有空的话从头看到尾。谢谢你的资料。看来还得靠自己看

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