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楼主: icy88
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[仿真讨论] DDR2中clock与dqs之间的时序关系

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该用户从未签到

31#
发表于 2012-6-25 17:51 | 只看该作者
ddr3 的时序训练过程:" Z2 P  H3 C' d6 d$ f
memory training过程如下  E/ `- t5 T4 W& s8 _: k
1 Pre-training init: DDR3 Reset and Initialization Procedure (per JEDEC spec) 7 L$ Y& `( L5 j1 a
2 Receiver Enable Fine - Align DQS receiver enable signal to center of read DQS preamble at the DDRIO and set the MC round trip latency register. This training step is further broken into two substeps: RCVEN fine and RCVEN coarse training.
4 d, T+ r8 ~7 b, i3 Read DQ/DQS – Aligns DQ and DQS signals returned from DDR
! \; y5 P1 S, o8 s5 s4 Write Leveling - Aligns write DQS to CLK at the DRAM 4 Z% K5 {- G9 S2 S! G
5 Write DQ/DQS - Center aligns DQ to DQS at the DRAM
$ N% q( p% L2 J1 j) k' [) k; I6 Fly-by (Write Leveling Coarse) - Adjusts write DQ/DQS latency
. [6 i+ H" L# ?3 p5 o7 Command-Clock Training - Centers the rising clock edge within the Command eye. This step uses both a simple 1010 pattern, and a more advanced LFSR address pattern for training.
' v+ k) G, M! ]$ M9 w8 J. x8 Advanced Strobe Centering – Uses LFSR victim-aggressor patterns on the DQ bus in order to place the strobe timings such that both timing margin and voltage margin are maximized. 2 U+ f4 C8 k+ F0 B6 j% E
9 Post-training init. (i.e. set the MC to normal mode from IOSAV mode)
% ?$ I: n* L% U' l1 c* }/ j, W) q  ]9 e

该用户从未签到

32#
发表于 2012-7-16 14:20 | 只看该作者
这里面大有学问,看过一些资料,晕头转向滴。。
  • TA的每日心情
    奋斗
    2024-3-18 15:56
  • 签到天数: 10 天

    [LV.3]偶尔看看II

    33#
    发表于 2015-1-21 20:21 | 只看该作者
    顶一个,的,啊
  • TA的每日心情
    奋斗
    2024-3-18 15:56
  • 签到天数: 10 天

    [LV.3]偶尔看看II

    34#
    发表于 2015-2-2 19:21 | 只看该作者
    yuxuan51 发表于 2012-5-9 13:20+ J& j5 k& M6 |5 o
    你说的这个情况是DDR3,由于DDR3的时钟与地址,控制线为菊花链结构,导致时钟到每一个颗粒的时钟没法保证 ...

    $ f/ x* u- v5 W1 D1 W读写平衡不是针对,,ddr3 fly by拓扑里面的读写命令控制信号,读写平衡保证每个颗粒的读写命令的到达时间一致,保证同一个字节的数据同时写入或者读出,其实应该不是调节dqs跟时钟的之间的关系对不?

    该用户从未签到

    36#
    发表于 2016-12-1 16:43 | 只看该作者
    DQS可以根据CLK调节来更好的匹配DQ

    该用户从未签到

    37#
    发表于 2017-10-12 15:34 | 只看该作者
    学习了,留下足迹,谢谢!

    该用户从未签到

    39#
    发表于 2018-8-27 14:17 | 只看该作者
    起码在DDR2里面DQS和CLK 是有要求的 。

    该用户从未签到

    43#
    发表于 2020-3-19 16:19 | 只看该作者
    学习学习,几年前的帖子依然经典
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