DDR2中clock与dqs之间的时序关系

icy88 · 发表于 2012-5-9 11:44

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我们都知道,DDR2为源同步时钟的时序关系,其中dq/dm与dqs, address/command与clock,这两组的时序关系比较明朗,即前者为数据,后者为数据的触发信号,DDR2还有一组即dqs与clock的时序关系,这两者似乎只有在驱动端有联系,而在接收端没太大的联系,对于这一组的信号时序一直存在疑惑,望高手解疑,另欢迎大家讨论,重赏!

icy88 · 发表于 2012-5-11 11:51

dzkcool 发表于 2012-5-11 09:52
$ E: F" ]. N3 z! z呵呵，谢谢LZ的指点。
0 |' M$ H% H2 g$ \听说DDR3的Memory controller有内部寄存器，会自动根据发送测试数据来获得各组DQS线 ...

是的,DDR3中新增write Leveling的模式,可以调节dqs的延时,相关资料参考jedec 的 DDR3 SDRAM Specification.

ann_wz · 发表于 2015-2-2 19:21

yuxuan51 发表于 2012-5-9 13:20, Q6 C4 H9 s! ?( m$ y) t$ Q
你说的这个情况是DDR3，由于DDR3的时钟与地址，控制线为菊花链结构，导致时钟到每一个颗粒的时钟没法保证 ...

读写平衡不是针对，，ddr3 fly by拓扑里面的读写命令控制信号，读写平衡保证每个颗粒的读写命令的到达时间一致，保证同一个字节的数据同时写入或者读出，其实应该不是调节dqs跟时钟的之间的关系对不？

chaoff · 发表于 2018-8-27 14:17

起码在DDR2里面DQS和CLK 是有要求的。

dzkcool · 发表于 2012-5-9 12:51

个人观点：
1、无论读写操作，DQS都是由驱动端发出的，Memory是不会发DQS信号的；
2、clock在发出读或写操作后过一定时间后，才会触发DQS信号，因此clock与DQS没有很严格的时序关系；

yuxuan51 · 发表于 2012-5-9 13:03

本帖最后由 yuxuan51 于 2012-5-9 13:04 编辑

dzkcool 发表于 2012-5-9 12:51 1 W, A! j( q: q/ D* c: @; |
个人观点：0 l+ D& S; K# j
1、无论读写操作，DQS都是由驱动端发出的，Memory是不会发DQS信号的；
4 u1 ~- w- t. z0 G* m0 r2、clock在发出读或写操 ...

源同步和内共同时钟同步有一个很大的区别就是源同步时DQS与DQ的方向始终保持一致

yejialu · 发表于 2012-5-9 13:10

对于

DQS 与CLK的时序关系问题。以前DQS 与CLK的线长有比等长的关系。现在有的Memory controller 没了这个关系。是因为Memory controller可以调整DQS 与CLK的时序关系，所以只要布线不是很夸张，这个时序就不会出问题。

icy88 · 发表于 2012-5-9 13:13

本帖最后由 icy88 于 2012-5-9 13:18 编辑

jedec上关于dqs与clock之间时序关系的定义有如下几个参数:

icy88 · 发表于 2012-5-9 13:16

yuxuan51 发表于 2012-5-9 13:03
# l" T* {$ o$ g9 y/ z源同步和内共同时钟同步有一个很大的区别就是源同步时DQS与DQ的方向始终保持一致

还请yuxuan51帮忙分析下dqs与clock的时序关系

icy88 · 发表于 2012-5-9 13:17

yejialu 发表于 2012-5-9 13:10
; x G6 z* N# J0 \ K5 i对于DQS 与CLK的时序关系问题。以前DQS 与CLK的线长有比等长的关系。现在有的Memory controller 没了这个 ...

您说得memory controller是DDR3中的功能吧?

yuxuan51 · 发表于 2012-5-9 13:20

yejialu 发表于 2012-5-9 13:10 ' t% E b% b8 k& W7 d8 e
对于DQS 与CLK的时序关系问题。以前DQS 与CLK的线长有比等长的关系。现在有的Memory controller 没了这个 ...

你说的这个情况是DDR3，由于DDR3的时钟与地址，控制线为菊花链结构，导致时钟到每一个颗粒的时钟没法保证一样，所以有了个“write leveling”这个功能来保证时钟与DQS的时序，但是DDR1与DDR2貌似还没有这个功能，所以还是需要考虑DQS与CLK的关系

yuxuan51 · 发表于 2012-5-9 13:21

icy88大神啊，我还想听听你的高见呢

yejialu · 发表于 2012-5-9 13:53

yuxuan51 发表于 2012-5-9 13:20 4 B( M" O3 `: e0 k. @3 a) V
你说的这个情况是DDR3，由于DDR3的时钟与地址，控制线为菊花链结构，导致时钟到每一个颗粒的时钟没法保证 ...

是的，是DDR3 。DDR2 还是有DQS与CLK的等长的。

yuxuan51 · 发表于 2012-5-9 15:48

本帖最后由 yuxuan51 于 2012-5-9 15:50 编辑

没有人继续讨论了么。。。那我先说下我的看法吧

首先在DDR2的规范中在DDR2侧输出数据时（也就是我们常说的读数据），DQS和CLK还是有一些指标的，下图

这里的tDQSCK即DDR2输出DQS时相对于CLK的偏移的大小，它是个范围值，下图，在CLK沿的左边应该为最小值，即负值，在CLK沿右边为最大值，即为正值

还有两个参数为Read preamble和Read postamble，意思为读前准备状态和读后同步状态，两个都为低电平，将有效的DQS时段夹在中间，其中Read preamble大约持续一个周期左右，下图

确实很少有资料提到DDR2输出数据时CLK与DQS的关系，从POWERPC系类的datasheet里也没有发现读DDR2时CLK与DQS的约束要求，个人觉得应该是控制器将接收到的DQS与CLK进行了相位调整，类似于调整DQ与DQS那样，当然仅限个人猜测，希望能看到大家更多的意见和看法

icy88 · 发表于 2012-5-9 15:51

发篇大牛写的论文,网上找的,大家共同学习下

Channel_timing_error_analysis_for_DDR2_memory_systems.pdf (1.89 MB, 下载次数: 1882)

里面有列出了ddr2种需计算的时序关系的公式

IEEE网站上卖13米呢,大家珍惜阿!

icy88 · 发表于 2012-5-9 16:35

yuxuan51 发表于 2012-5-9 15:48 ; x3 D2 U; ~' l7 H5 [+ j, ~
没有人继续讨论了么。。。那我先说下我的看法吧
9 t/ E2 Y% p( Q' R# z8 e- S9 {( c0 X( n1 S# X2 ~6 h( r9 F7 q
首先在DDR2的规范中在DDR2侧输出数据时（也就是我们常说 ...

我一直在纠结着dqs与clock的时序关系是怎样产生的,因为按照源同步时序的理解,只要时钟触发strob并与data从driver端发出后,数据的采样就跟时钟没有关系的.如果根据下载的资料来计算话,只能说在芯片内部时钟跟dqs是必须有个时序的要求的,

high speed里翻出来的源同步总线的结构图.

由图上,强烈怀疑是芯片内部触发器有一个数据的最小锁存时间要求,因此要dqs和clock有一定的时序关系.

不知理解是否正确,欢迎拍砖.

yuxuan51 · 发表于 2012-5-9 17:02

本帖最后由 yuxuan51 于 2012-5-9 17:36 编辑

icy88 发表于 2012-5-9 16:35
d, I( k! Z( i h: E4 I我一直在纠结着dqs与clock的时序关系是怎样产生的,因为按照源同步时序的理解,只要时钟触发strob并与data从 ...

两个观点:

1.DQS虽然叫做DQ的时钟，但是它的表现形式和我们常见的时钟还是不一样的，常见的时钟形式是1010这样的重复码型，DQS不是，它只有在有进行DQ采样时才表现出1010这样的特性，所以它本质上来说还应该当做一个特殊的数据流来处理，需要时钟沿来触发采样，所以有了DQS和CLK这样的时序关系

2.DQS相对于CLOCK的延迟太长的话，则数据总线占用时间过长，如果紧接着有读/写操作的话，会出现总线冲突，所以需要时序关系来约束

yejialu · 发表于 2012-5-9 17:55

如果DQS与CLK的时序不对，那么DQ信号和ADD之类的信号怎么匹配呢。 DDR怎么工作呢。所以DQS与CLK的时序是必须的。

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[仿真讨论] DDR2中clock与dqs之间的时序关系

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