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yuxuan51 发表于 2012-5-9 15:48 ![]()
5 f" Q9 v& e& g8 d8 k没有人继续讨论了么。。。那我先说下我的看法吧
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首先在DDR2的规范中在DDR2侧输出数据时(也就是我们常说 ...
8 q# A4 b$ d, X: n' L' `+ ~我一直在纠结着dqs与clock的时序关系是怎样产生的,因为按照源同步时序的理解,只要时钟触发strob并与data从driver端发出后,数据的采样就跟时钟没有关系的.如果根据下载的资料来计算话,只能说在芯片内部时钟跟dqs是必须有个时序的要求的,4 t: V0 I. z4 H
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3 h! j6 _2 {, shigh speed里翻出来的源同步总线的结构图.9 e# M% _, o1 u6 @) w
$ T- [4 l0 @! M" |由图上,强烈怀疑是芯片内部触发器有一个数据的最小锁存时间要求,因此要dqs和clock有一定的时序关系.
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4 |( y+ {6 D" C6 p. ]不知理解是否正确,欢迎拍砖. |
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