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[仿真讨论] DDR2中clock与dqs之间的时序关系

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1#
发表于 2012-5-9 11:44 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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x
我们都知道,DDR2为源同步时钟的时序关系,其中dq/dm与dqs, address/command与clock,这两组的时序关系比较明朗,即前者为数据,后者为数据的触发信号,DDR2还有一组即dqs与clock的时序关系,这两者似乎只有在驱动端有联系,而在接收端没太大的联系,对于这一组的信号时序一直存在疑惑,望高手解疑,另欢迎大家讨论,重赏!

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 楼主| 发表于 2012-5-11 11:51 | 只看该作者
dzkcool 发表于 2012-5-11 09:52 5 d, ]% S1 q% s* w
呵呵,谢谢LZ的指点。+ T+ Q$ G- C* G2 o. m
听说DDR3的Memory controller有内部寄存器,会自动根据发送测试数据来获得各组DQS线 ...

" X, w5 ?4 I, |- P是的,DDR3中新增write Leveling的模式,可以调节dqs的延时,相关资料参考jedec 的 DDR3 SDRAM Specification.
  • TA的每日心情
    奋斗
    2024-3-18 15:56
  • 签到天数: 10 天

    [LV.3]偶尔看看II

    推荐
    发表于 2015-2-2 19:21 | 只看该作者
    yuxuan51 发表于 2012-5-9 13:20
    + h2 ?6 r$ \' E9 o' R, B2 a你说的这个情况是DDR3,由于DDR3的时钟与地址,控制线为菊花链结构,导致时钟到每一个颗粒的时钟没法保证 ...
    # \" X& X8 e, T: }
    读写平衡不是针对,,ddr3 fly by拓扑里面的读写命令控制信号,读写平衡保证每个颗粒的读写命令的到达时间一致,保证同一个字节的数据同时写入或者读出,其实应该不是调节dqs跟时钟的之间的关系对不?

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    发表于 2018-8-27 14:17 | 只看该作者
    起码在DDR2里面DQS和CLK 是有要求的 。
  • TA的每日心情
    开心
    2024-2-21 15:59
  • 签到天数: 313 天

    [LV.8]以坛为家I

    2#
    发表于 2012-5-9 12:51 | 只看该作者
    个人观点:8 Q4 v* X5 q0 C3 N
    1、无论读写操作,DQS都是由驱动端发出的,Memory是不会发DQS信号的;
    " W# M4 ?+ C7 B% s4 G2、clock在发出读或写操作后过一定时间后,才会触发DQS信号,因此clock与DQS没有很严格的时序关系;

    点评

    非常感谢您的支持, 另dqs信号也双向的  发表于 2012-5-9 13:15

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    icy88 + 7 感谢支持

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    3#
    发表于 2012-5-9 13:03 | 只看该作者
    本帖最后由 yuxuan51 于 2012-5-9 13:04 编辑 ( y8 R4 c. T4 e, b& o/ C0 G! ]
    dzkcool 发表于 2012-5-9 12:51 . q3 i3 x8 P7 v2 e+ Z4 M
    个人观点:
    2 i0 B  g: u% w8 U* a1、无论读写操作,DQS都是由驱动端发出的,Memory是不会发DQS信号的;
    8 A- D$ p( R7 {2、clock在发出读或写操 ...
    3 y. I" k8 @: @$ F1 w6 [
    + f1 N2 d0 i( j. V
    源同步和内共同时钟同步有一个很大的区别就是源同步时DQS与DQ的方向始终保持一致

    评分

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    icy88 + 4

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    4#
    发表于 2012-5-9 13:10 | 只看该作者
    对于DQS 与CLK的时序关系问题。以前DQS 与CLK的线长有比等长的关系。现在有的Memory controller 没了这个关系。是因为Memory controller可以调整DQS 与CLK的时序关系,所以只要布线不是很夸张,这个时序就不会出问题。

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    5#
     楼主| 发表于 2012-5-9 13:13 | 只看该作者
    本帖最后由 icy88 于 2012-5-9 13:18 编辑
    ( e+ f* C4 w1 x5 P* G
    : @, W" ], ?. Gjedec上关于dqs与clock之间时序关系的定义有如下几个参数:
    2 h) U) i$ E9 Z$ Z" q' f% R$ Z  M# j% Y# X" b0 E/ t- ?

    # S& T& ?1 }* w" D
    ' q: m2 u9 u" J. }5 l$ A

    dqs_clk1.png (307.44 KB, 下载次数: 38)

    dqs_clk1.png

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    6#
     楼主| 发表于 2012-5-9 13:16 | 只看该作者
    yuxuan51 发表于 2012-5-9 13:03
    " Z# H+ N* j7 `0 c( P& r) u源同步和内共同时钟同步有一个很大的区别就是源同步时DQS与DQ的方向始终保持一致
    8 j! n' Q, d& R) G8 R5 B
    还请yuxuan51帮忙分析下dqs与clock的时序关系

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    7#
     楼主| 发表于 2012-5-9 13:17 | 只看该作者
    yejialu 发表于 2012-5-9 13:10
    * |5 m: t9 G) W- [* k" e4 D3 \对于DQS 与CLK的时序关系问题。以前DQS 与CLK的线长有比等长的关系。现在有的Memory controller 没了这个 ...

    9 \7 t  M6 f4 Y: H, D$ [5 i您说得memory controller是DDR3中的功能吧?

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    8#
    发表于 2012-5-9 13:20 | 只看该作者
    yejialu 发表于 2012-5-9 13:10
    ! f( l0 o* R: s0 |; u' }" F对于DQS 与CLK的时序关系问题。以前DQS 与CLK的线长有比等长的关系。现在有的Memory controller 没了这个 ...
    / j: K0 ~/ F7 h* @+ O! j
    你说的这个情况是DDR3,由于DDR3的时钟与地址,控制线为菊花链结构,导致时钟到每一个颗粒的时钟没法保证一样,所以有了个“write leveling”这个功能来保证时钟与DQS的时序,但是DDR1与DDR2貌似还没有这个功能,所以还是需要考虑DQS与CLK的关系

    点评

    读写平衡不是针对,,ddr3 fly by拓扑里面的读写命令控制信号,读写平衡保证每个颗粒的读写命令的到达时间一致,保证同一个字节的数据同时写入或者读出,其实应该不是调节dqs跟时钟的之间的关系对不?  详情 回复 发表于 2015-2-2 19:21

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    9#
    发表于 2012-5-9 13:21 | 只看该作者
    icy88大神啊,我还想听听你的高见呢

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    10#
    发表于 2012-5-9 13:53 | 只看该作者
    yuxuan51 发表于 2012-5-9 13:20 2 X4 y; ]7 |* Y- R* l
    你说的这个情况是DDR3,由于DDR3的时钟与地址,控制线为菊花链结构,导致时钟到每一个颗粒的时钟没法保证 ...

    * y1 N" \1 m6 H, D' j6 X$ a4 E是的,是DDR3 。DDR2 还是有DQS与CLK的等长的。

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    11#
    发表于 2012-5-9 15:48 | 只看该作者
    本帖最后由 yuxuan51 于 2012-5-9 15:50 编辑
    7 k9 h- w# [5 j1 c1 u6 z% z& {# d3 a
    1 e6 ^" q+ h  L( B, v) A! H! b没有人继续讨论了么。。。那我先说下我的看法吧8 k0 M( G4 {" M+ Y, s
    . M" d/ B) |  F5 l7 S
    首先在DDR2的规范中在DDR2侧输出数据时(也就是我们常说的读数据),DQS和CLK还是有一些指标的,下图: |7 @7 \6 G9 }# P6 F  i) @

    $ c1 Q' h  ]( O- Z0 @8 K4 \! A 0 v5 g( w0 M  W9 ~

    9 X) q, z  S1 \7 H0 c
    . `; Z6 v& ]3 N- d+ c
      N& O9 \: B) A! u- Y这里的tDQSCK即DDR2输出DQS时相对于CLK的偏移的大小,它是个范围值,下图,在CLK沿的左边应该为最小值,即负值,在CLK沿右边为最大值,即为正值8 \1 g5 u  L/ Y( m
    % X! t+ }! w. s# U9 K$ R
    0 W" k6 {* m7 S. u
    . U* p) r. H7 }) R6 _; H# z8 \
    " K9 E. _* c  z  V* O: X* ?0 a9 ~

    . l1 N7 u5 o# ~; m. Q5 I* j2 z还有两个参数为Read preamble和Read postamble,意思为读前准备状态和读后同步状态,两个都为低电平,将有效的DQS时段夹在中间,其中Read preamble大约持续一个周期左右,下图
    " k2 z" }" U/ u4 ?" E
    $ n% [1 m" `% A; W! D/ R
    / B& V+ L2 Y% i4 B! m$ R
    2 r& }5 Y! c) a! F( F3 u
    8 X; F4 T0 q: i% b  E: I* F6 D8 a: Z
    确实很少有资料提到DDR2输出数据时CLK与DQS的关系,从POWERPC系类的datasheet里也没有发现读DDR2时CLK与DQS的约束要求,个人觉得应该是控制器将接收到的DQS与CLK进行了相位调整,类似于调整DQ与DQS那样,当然仅限个人猜测,希望能看到大家更多的意见和看法

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    12#
     楼主| 发表于 2012-5-9 15:51 | 只看该作者
    发篇大牛写的论文,网上找的,大家共同学习下
    . ]& J5 X' K2 }2 ~; b0 b, ?5 _9 W3 r+ k% a/ ?- s: \
    Channel_timing_error_analysis_for_DDR2_memory_systems.pdf (1.89 MB, 下载次数: 1882)
    " a, k4 K( \! d% k7 w' i
    . K9 k! S2 u1 w: C6 R里面有列出了ddr2种需计算的时序关系的公式5 {* c& v& r0 K& G

    6 F" D0 P1 ?" C. {* A) \0 @( |
    * h/ V& J" x  ^( f" q' E+ j- ~* w5 k1 z3 X4 c& d
    IEEE网站上卖13米呢,大家珍惜阿!

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    shark4685 + 25 专研精神,鼓励下!

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    13#
     楼主| 发表于 2012-5-9 16:35 | 只看该作者
    yuxuan51 发表于 2012-5-9 15:48
    5 f" Q9 v& e& g8 d8 k没有人继续讨论了么。。。那我先说下我的看法吧
    # i& K3 ]" ^9 F: {6 I9 E5 U* ^+ t
    首先在DDR2的规范中在DDR2侧输出数据时(也就是我们常说 ...

    8 q# A4 b$ d, X: n' L' `+ ~我一直在纠结着dqs与clock的时序关系是怎样产生的,因为按照源同步时序的理解,只要时钟触发strob并与data从driver端发出后,数据的采样就跟时钟没有关系的.如果根据下载的资料来计算话,只能说在芯片内部时钟跟dqs是必须有个时序的要求的,4 t: V0 I. z4 H

    + ?+ m/ V7 I( A! z
    : W0 y) F' j5 L1 k6 |5 G
    3 h! j6 _2 {, shigh speed里翻出来的源同步总线的结构图.9 e# M% _, o1 u6 @) w

    $ T- [4 l0 @! M" |由图上,强烈怀疑是芯片内部触发器有一个数据的最小锁存时间要求,因此要dqs和clock有一定的时序关系.
    + O) O/ ^. k# E) k# t# A( q
    4 |( y+ {6 D" C6 p. ]不知理解是否正确,欢迎拍砖.

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    14#
    发表于 2012-5-9 17:02 | 只看该作者
    本帖最后由 yuxuan51 于 2012-5-9 17:36 编辑
    0 m+ {6 X3 f4 I8 {  B# ~* ^
    icy88 发表于 2012-5-9 16:35
    3 |; ^6 x: P3 d我一直在纠结着dqs与clock的时序关系是怎样产生的,因为按照源同步时序的理解,只要时钟触发strob并与data从 ...

    . o# K1 p9 |/ u. k5 B! I4 f/ A' ]: b- q- K) D
    9 `  d+ @% K7 M& c( b/ h2 j
    两个观点:7 j' c3 N: _0 @) O, o# K
    : _% a# J1 U* [8 `
    1.DQS虽然叫做DQ的时钟,但是它的表现形式和我们常见的时钟还是不一样的,常见的时钟形式是1010这样的重复码型,DQS不是,它只有在有进行DQ采样时才表现出1010这样的特性,所以它本质上来说还应该当做一个特殊的数据流来处理,需要时钟沿来触发采样,所以有了DQS和CLK这样的时序关系2 c) |. A$ K1 T* a! _6 ~
    8 _! K4 D; E; }$ B& ^, N7 L
    2.DQS相对于CLOCK的延迟太长的话,则数据总线占用时间过长,如果紧接着有读/写操作的话,会出现总线冲突,所以需要时序关系来约束

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    15#
    发表于 2012-5-9 17:55 | 只看该作者
    如果DQS与CLK的时序不对,那么DQ信号和ADD之类的信号怎么匹配呢。 DDR怎么工作呢。 所以DQS与CLK的时序是必须的。
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