DDR2中clock与dqs之间的时序关系

gys

首先，需要考虑为什么要引入DQS?
应该说DQ的读写时序完全可以由clock来同步的，比如DDR之前的SDR就是只使用clock来同步的。速度提高之后，可用的时序余量越来越小，引入DQS是为了降低l设计难度和可靠性，可以不用考虑DQ和clock之间的直接关系，只用分组考虑DQ和DQS之间的关系，很容易做到同组同层，降低走线之间的skew.
$ r. @7 B& z. t& t, t* j- G问什么要考虑DQS和clock之间的关系？
DQ和DQS只是组成了源同步时序的传输关系，可以保证数据在接收端被正确的所存，但是IC工作时，内部真正的同步时钟是clock而不是DQS，数据要在IC内部传输存储同样需要和clock(内部时钟比外部时钟慢)去同步，所以就要求所有的DQ信号还是同步的，而且和clock保持一定的关系，所以就要控制DQS和clock之间的延时了。
& k( q& Q3 \, a3 g9 i
个人认为，引入DQS只是为了layout设计上的需求(时序)，最终所有的信号还是需要clock去同步的。
- R4 m1 E$ C4 W( @注：DDR3是通过Memory controller的内部延时，保证了DQS和clock之间的延时差，实际效果也是一样的。

icy88

yuxuan51 发表于 2012-5-9 17:02
! s1 V9 _! D# X' \0 m两个观点:
% U7 H- d7 `+ l0 U2 o
1 R8 V/ v, G; {6 @' _8 X7 a1.DQS虽然叫做DQ的时钟，但是它的表现形式和我们常见的时钟还是不一样的，常见的时钟形 ...

+ [( ~5 H# w& Zyuxuan51高见,好的时序设计是可以有效地提高总线利用率的

qiangqssong

学飞一下，不错的！！！

dzkcool

呵呵，谢谢LZ的指点。
: e; n: B5 {0 t5 x听说DDR3的Memory controller有内部寄存器，会自动根据发送测试数据来获得各组DQS线长，确定与Clock的延时关系，并保存到内部寄存器中，没找到这方面的资料，还不知真假。

icy88

dzkcool 发表于 2012-5-11 09:52
) K; l2 \: j6 I, V呵呵，谢谢LZ的指点。
0 T! N& Q1 R# o1 J/ f听说DDR3的Memory controller有内部寄存器，会自动根据发送测试数据来获得各组DQS线 ...

是的,DDR3中新增write Leveling的模式,可以调节dqs的延时,相关资料参考jedec 的 DDR3 SDRAM Specification.

willyeing

我还在云里雾里呀，开始使用ddr3

dzwinner

gys 发表于 2012-5-9 19:09
; k; s& Y: H" R2 [, {2 C首先，需要考虑为什么要引入DQS?
应该说DQ的读写时序完全可以由clock来同步的，比如DDR之前的SDR就是只使用 ...

2 \9 w6 w4 r% L/ K- [你说的在理。DQS是依靠clock同步的，工作时，每组数据线与相应的DQS同步，理论上不同组的数据线的DQS在同一时刻延迟应该不一样，这样可以使layout更利于分组布线，这也是为什么每组数据线要和相应的DQS基本等长的原因。很喜欢楼主的表达方式，没有很多专业术语，利于新手理解！

doya

icy88 发表于 2012-5-11 11:51
7 R; z, _2 L- b8 }; ^# _是的,DDR3中新增write Leveling的模式,可以调节dqs的延时,相关资料参考jedec 的 DDR3 SDRAM Specificatio ...

调节DQS的延时，可以保证DQS和CLK之间的时序关系。但是DQS的延时改变了，会影响到DQS和DQ之间的时序吗？
6 r6 Q, G3 B4 [7 r, `6 ^7 S$ g
2 ?- @' A2 ^  t1 ]另外read Leveling的作用是什么？用来保证哪个参数的？

jomvee

恩，学习学习

icy88

doya 发表于 2012-5-15 14:22
, Z: N( a: m- e4 i% Y6 g调节DQS的延时，可以保证DQS和CLK之间的时序关系。但是DQS的延时改变了，会影响到DQS和DQ之间的时序吗？
2 J- H- D# B6 Z) u ...

, `1 V" }: `7 A( h; |1 p
dq是由dqs触发的,所以dq和dqs的发送是同步的,因此不会影响两者的时序的.
, Q$ q2 u& }' R
6 U: ]+ e; V1 z9 Z: S+ zread Leveling??  DDR里没有这个吧 .

yejialu

dzkcool 发表于 2012-5-11 09:52
" W8 F8 ^1 V1 P+ o$ m呵呵，谢谢LZ的指点。
4 ?2 c0 Q; C$ j( H2 h3 u; k* K听说DDR3的Memory controller有内部寄存器，会自动根据发送测试数据来获得各组DQS线 ...

真是这样的。

cedzbj

高手真多，来学习了

killerljj

学习了！！！！！！！！！

yp_2000

我也一直想弄明白dqs和clk的关系，这次有点懂了。
好贴顶起。

liqianzan

CLK的相位是不可调的作为基准，DQS可以根据CLK调节来更好的匹配DQ，CLK与DQS的等长，我记得是75-125，DQS调节好像是1/4相位步进调节，差太远会超出1个周期。