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楼主: icy88
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[仿真讨论] DDR2中clock与dqs之间的时序关系

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该用户从未签到

16#
发表于 2012-5-9 19:09 | 只看该作者
首先,需要考虑为什么要引入DQS?8 D; Z) _7 l$ ]' Q3 c! o
应该说DQ的读写时序完全可以由clock来同步的,比如DDR之前的SDR就是只使用clock来同步的。速度提高之后,可用的时序余量越来越小,引入DQS是为了降低l设计难度和可靠性,可以不用考虑DQ和clock之间的直接关系,只用分组考虑DQ和DQS之间的关系,很容易做到同组同层,降低走线之间的skew.
9 n+ o9 F6 @- v9 R- N( M问什么要考虑DQS和clock之间的关系?4 [/ Q3 C9 S9 V- o/ U
DQ和DQS只是组成了源同步时序的传输关系,可以保证数据在接收端被正确的所存,但是IC工作时,内部真正的同步时钟是clock而不是DQS,数据要在IC内部传输存储同样需要和clock(内部时钟比外部时钟慢)去同步,所以就要求所有的DQ信号还是同步的,而且和clock保持一定的关系,所以就要控制DQS和clock之间的延时了。
4 d- F  ]% o9 e& ~0 o8 y, K0 R5 _2 \" G* j
个人认为,引入DQS只是为了layout设计上的需求(时序),最终所有的信号还是需要clock去同步的。  X* t4 R% x& G% ]
注:DDR3是通过Memory controller的内部延时,保证了DQS和clock之间的延时差,实际效果也是一样的。

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参与人数 1贡献 +10 收起 理由
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该用户从未签到

17#
 楼主| 发表于 2012-5-10 11:38 | 只看该作者
yuxuan51 发表于 2012-5-9 17:02 + y8 e4 X8 ]" K. o5 G: @2 H
两个观点:. W' T( H  S% U0 ]% @1 S# I
8 {$ o4 a$ q: p5 h7 o1 [8 t
1.DQS虽然叫做DQ的时钟,但是它的表现形式和我们常见的时钟还是不一样的,常见的时钟形 ...
+ o% N# p0 Z9 v" {6 m" x' o( R
yuxuan51高见,好的时序设计是可以有效地提高总线利用率的

该用户从未签到

18#
发表于 2012-5-10 16:43 | 只看该作者
学飞一下,不错的!!!
  • TA的每日心情
    开心
    2024-2-21 15:59
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    [LV.8]以坛为家I

    19#
    发表于 2012-5-11 09:52 | 只看该作者
    呵呵,谢谢LZ的指点。! N  B/ w# l; ]7 v  r2 G
    听说DDR3的Memory controller有内部寄存器,会自动根据发送测试数据来获得各组DQS线长,确定与Clock的延时关系,并保存到内部寄存器中,没找到这方面的资料,还不知真假。

    该用户从未签到

    20#
     楼主| 发表于 2012-5-11 11:51 | 只看该作者
    dzkcool 发表于 2012-5-11 09:52
    8 H2 f9 ^9 J% e8 N9 ~2 f1 g呵呵,谢谢LZ的指点。
    & W' ?. o, c: K4 w听说DDR3的Memory controller有内部寄存器,会自动根据发送测试数据来获得各组DQS线 ...

      K: `. `- [4 G6 [" \是的,DDR3中新增write Leveling的模式,可以调节dqs的延时,相关资料参考jedec 的 DDR3 SDRAM Specification.
  • TA的每日心情
    郁闷
    2025-4-28 15:02
  • 签到天数: 13 天

    [LV.3]偶尔看看II

    21#
    发表于 2012-5-11 12:30 | 只看该作者
    我还在云里雾里呀,开始使用ddr3

    该用户从未签到

    22#
    发表于 2012-5-15 13:59 | 只看该作者
    gys 发表于 2012-5-9 19:09
    * \6 ?; ]# |0 B首先,需要考虑为什么要引入DQS?. L7 k/ X; r5 g3 K
    应该说DQ的读写时序完全可以由clock来同步的,比如DDR之前的SDR就是只使用 ...
      {9 S1 A8 q' M2 ~$ d/ o
    你说的在理。DQS是依靠clock同步的,工作时,每组数据线与相应的DQS同步,理论上不同组的数据线的DQS在同一时刻延迟应该不一样,这样可以使layout更利于分组布线,这也是为什么每组数据线要和相应的DQS基本等长的原因。很喜欢楼主的表达方式,没有很多专业术语,利于新手理解!

    该用户从未签到

    23#
    发表于 2012-5-15 14:22 | 只看该作者
    icy88 发表于 2012-5-11 11:51 ( q5 R5 C# Z- A9 W
    是的,DDR3中新增write Leveling的模式,可以调节dqs的延时,相关资料参考jedec 的 DDR3 SDRAM Specificatio ...

    5 a6 ^2 z& ?; b; c, }调节DQS的延时,可以保证DQS和CLK之间的时序关系。但是DQS的延时改变了,会影响到DQS和DQ之间的时序吗?, R7 {4 d* V6 O2 _
    . T. \5 R+ {3 _+ H* p+ F6 X
    另外read Leveling的作用是什么?用来保证哪个参数的?

    该用户从未签到

    24#
    发表于 2012-5-15 19:25 | 只看该作者
    恩,学习学习

    该用户从未签到

    25#
     楼主| 发表于 2012-5-16 15:40 | 只看该作者
    doya 发表于 2012-5-15 14:22
    8 q: \% @# Y, i9 N, n" t调节DQS的延时,可以保证DQS和CLK之间的时序关系。但是DQS的延时改变了,会影响到DQS和DQ之间的时序吗?
    / ~: _0 g& j# U& r& k$ D& j; v0 { ...
    : j, V) @6 Q. y

    ) p9 U; z; P* a, N9 t2 p/ Z' ?dq是由dqs触发的,所以dq和dqs的发送是同步的,因此不会影响两者的时序的.
    ! u  w/ r4 Y6 c! Z7 Q- `; @! d6 ~, B' K5 G4 h9 S
    read Leveling??  DDR里没有这个吧 .

    该用户从未签到

    26#
    发表于 2012-5-16 16:49 | 只看该作者
    dzkcool 发表于 2012-5-11 09:52
    # m3 _+ ~, B7 |* {& N4 ~- N呵呵,谢谢LZ的指点。
    * j0 s$ g0 T" P$ w听说DDR3的Memory controller有内部寄存器,会自动根据发送测试数据来获得各组DQS线 ...

    . }& t! `; M+ l, s- W真是这样的。
  • TA的每日心情
    开心
    2020-8-31 15:12
  • 签到天数: 3 天

    [LV.2]偶尔看看I

    27#
    发表于 2012-6-7 17:00 | 只看该作者
    高手真多,来学习了

    该用户从未签到

    28#
    发表于 2012-6-7 22:57 | 只看该作者
    学习了!!!!!!!!!

    该用户从未签到

    29#
    发表于 2012-6-11 10:02 | 只看该作者
    我也一直想弄明白dqs和clk的关系,这次有点懂了。0 H9 E! p$ k  G4 C
    好贴顶起。

    该用户从未签到

    30#
    发表于 2012-6-21 21:41 | 只看该作者
    CLK的相位是不可调的作为基准,DQS可以根据CLK调节来更好的匹配DQ,CLK与DQS的等长,我记得是75-125,DQS调节好像是1/4相位步进调节,差太远会超出1个周期。
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