找回密码
 注册
关于网站域名变更的通知
楼主: icy88
打印 上一主题 下一主题

[仿真讨论] DDR2中clock与dqs之间的时序关系

    [复制链接]

该用户从未签到

16#
发表于 2012-5-9 19:09 | 只看该作者
首先,需要考虑为什么要引入DQS?
' T0 U6 m! E5 p) e应该说DQ的读写时序完全可以由clock来同步的,比如DDR之前的SDR就是只使用clock来同步的。速度提高之后,可用的时序余量越来越小,引入DQS是为了降低l设计难度和可靠性,可以不用考虑DQ和clock之间的直接关系,只用分组考虑DQ和DQS之间的关系,很容易做到同组同层,降低走线之间的skew.
# W# Q* B3 A( k/ T" S" t问什么要考虑DQS和clock之间的关系?
$ y7 q  Z9 X. Y$ {9 x) \DQ和DQS只是组成了源同步时序的传输关系,可以保证数据在接收端被正确的所存,但是IC工作时,内部真正的同步时钟是clock而不是DQS,数据要在IC内部传输存储同样需要和clock(内部时钟比外部时钟慢)去同步,所以就要求所有的DQ信号还是同步的,而且和clock保持一定的关系,所以就要控制DQS和clock之间的延时了。& s# P( j( H( C/ T6 P

" t- I4 P1 @( X  P个人认为,引入DQS只是为了layout设计上的需求(时序),最终所有的信号还是需要clock去同步的。. t, T3 v& y/ v9 V' D; ]: q' _
注:DDR3是通过Memory controller的内部延时,保证了DQS和clock之间的延时差,实际效果也是一样的。

评分

参与人数 1贡献 +10 收起 理由
icy88 + 10 赞成

查看全部评分

该用户从未签到

17#
 楼主| 发表于 2012-5-10 11:38 | 只看该作者
yuxuan51 发表于 2012-5-9 17:02   K8 n8 C9 B4 G; {6 ]& T
两个观点:& A2 K8 R1 y4 r1 {0 \/ ~$ @

5 ~. ]9 R, F; L3 s# p$ x& V! D7 D1.DQS虽然叫做DQ的时钟,但是它的表现形式和我们常见的时钟还是不一样的,常见的时钟形 ...
& A/ f% h" K0 v: f
yuxuan51高见,好的时序设计是可以有效地提高总线利用率的

该用户从未签到

18#
发表于 2012-5-10 16:43 | 只看该作者
学飞一下,不错的!!!
  • TA的每日心情
    开心
    2024-2-21 15:59
  • 签到天数: 313 天

    [LV.8]以坛为家I

    19#
    发表于 2012-5-11 09:52 | 只看该作者
    呵呵,谢谢LZ的指点。' ]3 N' L- {& k# B) l5 i
    听说DDR3的Memory controller有内部寄存器,会自动根据发送测试数据来获得各组DQS线长,确定与Clock的延时关系,并保存到内部寄存器中,没找到这方面的资料,还不知真假。

    该用户从未签到

    20#
     楼主| 发表于 2012-5-11 11:51 | 只看该作者
    dzkcool 发表于 2012-5-11 09:52 ! V: H4 m5 n, c  m7 W) L( y# @
    呵呵,谢谢LZ的指点。$ `9 l, a) Z5 A7 ^9 l' g& n
    听说DDR3的Memory controller有内部寄存器,会自动根据发送测试数据来获得各组DQS线 ...
    7 N) i* {8 A5 \7 r; P( o+ q. ~$ q0 o( |
    是的,DDR3中新增write Leveling的模式,可以调节dqs的延时,相关资料参考jedec 的 DDR3 SDRAM Specification.
  • TA的每日心情
    郁闷
    2025-4-28 15:02
  • 签到天数: 13 天

    [LV.3]偶尔看看II

    21#
    发表于 2012-5-11 12:30 | 只看该作者
    我还在云里雾里呀,开始使用ddr3

    该用户从未签到

    22#
    发表于 2012-5-15 13:59 | 只看该作者
    gys 发表于 2012-5-9 19:09 0 y1 S+ [) T+ y+ H9 N4 m
    首先,需要考虑为什么要引入DQS?
    " m3 Z. U1 n- R! }应该说DQ的读写时序完全可以由clock来同步的,比如DDR之前的SDR就是只使用 ...

    ; o  S6 @* W* @: H6 U/ d2 V( m! l你说的在理。DQS是依靠clock同步的,工作时,每组数据线与相应的DQS同步,理论上不同组的数据线的DQS在同一时刻延迟应该不一样,这样可以使layout更利于分组布线,这也是为什么每组数据线要和相应的DQS基本等长的原因。很喜欢楼主的表达方式,没有很多专业术语,利于新手理解!

    该用户从未签到

    23#
    发表于 2012-5-15 14:22 | 只看该作者
    icy88 发表于 2012-5-11 11:51 6 T9 P1 ?. q1 S  P) K5 r. K; }0 i( p
    是的,DDR3中新增write Leveling的模式,可以调节dqs的延时,相关资料参考jedec 的 DDR3 SDRAM Specificatio ...

    " y) p' C0 S( N) g: ^/ ^9 ?调节DQS的延时,可以保证DQS和CLK之间的时序关系。但是DQS的延时改变了,会影响到DQS和DQ之间的时序吗?
    ) l4 H$ j; ]( L: a
    9 M4 E# B) ?7 m% @3 e7 x另外read Leveling的作用是什么?用来保证哪个参数的?

    该用户从未签到

    24#
    发表于 2012-5-15 19:25 | 只看该作者
    恩,学习学习

    该用户从未签到

    25#
     楼主| 发表于 2012-5-16 15:40 | 只看该作者
    doya 发表于 2012-5-15 14:22
    # `2 B4 D! }* E- {+ h% @- T2 w8 k调节DQS的延时,可以保证DQS和CLK之间的时序关系。但是DQS的延时改变了,会影响到DQS和DQ之间的时序吗?$ f1 m: b/ l% X8 J, z% _! t0 g2 Y: a
    ...

    + M4 n5 k# f2 D, ~0 _2 k8 a
    # P, ?8 |5 q  G4 j& Y$ ydq是由dqs触发的,所以dq和dqs的发送是同步的,因此不会影响两者的时序的.
    " [% z5 K) h2 F  j* l; j( R4 o' f* @2 y0 P& [3 O
    read Leveling??  DDR里没有这个吧 .

    该用户从未签到

    26#
    发表于 2012-5-16 16:49 | 只看该作者
    dzkcool 发表于 2012-5-11 09:52
    % c- p" A2 x6 [1 G$ k( ~" J呵呵,谢谢LZ的指点。
    . @8 b+ S# K% }* R听说DDR3的Memory controller有内部寄存器,会自动根据发送测试数据来获得各组DQS线 ...

    - y. b/ Q* j1 G: e% _1 ~真是这样的。
  • TA的每日心情
    开心
    2020-8-31 15:12
  • 签到天数: 3 天

    [LV.2]偶尔看看I

    27#
    发表于 2012-6-7 17:00 | 只看该作者
    高手真多,来学习了

    该用户从未签到

    28#
    发表于 2012-6-7 22:57 | 只看该作者
    学习了!!!!!!!!!

    该用户从未签到

    29#
    发表于 2012-6-11 10:02 | 只看该作者
    我也一直想弄明白dqs和clk的关系,这次有点懂了。" m1 O, L) [7 C2 y8 G, {
    好贴顶起。

    该用户从未签到

    30#
    发表于 2012-6-21 21:41 | 只看该作者
    CLK的相位是不可调的作为基准,DQS可以根据CLK调节来更好的匹配DQ,CLK与DQS的等长,我记得是75-125,DQS调节好像是1/4相位步进调节,差太远会超出1个周期。
    您需要登录后才可以回帖 登录 | 注册

    本版积分规则

    关闭

    推荐内容上一条 /1 下一条

    EDA365公众号

    关于我们|手机版|EDA365电子论坛网 ( 粤ICP备18020198号-1 )

    GMT+8, 2025-6-29 20:21 , Processed in 0.078125 second(s), 23 queries , Gzip On.

    深圳市墨知创新科技有限公司

    地址:深圳市南山区科技生态园2栋A座805 电话:19926409050

    快速回复 返回顶部 返回列表