ddr4怎么设计可以达到3200的速率

ann_wz

一拖九的ddr4，硬件设计，pcb设计需要怎么样考虑，考虑哪些点，可以保证产品能达到3200Mt/s?请大家不吝赐教

ad_gao

布局要求
（1）地址线布局需使⽤Fly-by的拓扑结构，不可使⽤T型，拓扑到管脚的长度尽量短，长度在150l左右
# _* j- v4 q* ^! h+ M3 W9 c（2）VTT上拉放置在相应⽹络的末端，即靠近最后⼀个DDR4颗粒的位置放置；注意VTT上拉电阻到DDR4颗粒的⾛线越短越好，⾛线长度⼩于500mil；每个VTT上拉电阻对应放置⼀个VTT的滤波（最多两个电阻共⽤⼀个电容）
（3）端和DDR4颗粒端，每个引脚对应⼀个滤波电容，滤波电容尽可能靠近引脚放置。线短⽽粗，回路尽量短；CPU和颗粒周边均匀摆放⼀些储能电容，DDR4颗粒每⽚⾄少有⼀个储能电容。
阻抗控制
（1）单端线：50ohm
（2）差分线：100ohm
9 r4 Y8 x+ \; n% b带状线和平⾯
) j5 H1 t) I6 D1 {/ w1 g5 J（1）除了从焊盘到过孔之间的短线外，所有的⾛线都必须⾛带状线，即⾛线
1 ?8 p: \# `  L( S0 J（2）所有的内层⾛线都要求夹在两个参考平⾯之间，即相邻层不要有信号层，这样可以避免串扰和跨分割⾛线，⾛线到平⾯的边缘必须保持4mil以上的间距；
( T& n  d/ J9 t# G. H2 O. X# C9 g（3）数据线参考平⾯优先两边都是GND，接受⼀边地，⼀边⾃⾝电源，但是到GND平⾯的距离要⽐到电源平⾯的距离要近；对于地址线，控制信号，CLK来说，参考⾯⾸选GND和VDD，也可以选GND和GND。
& _- u. H4 k7 o+ H4 J容性负载补偿
flyby拓扑要求stub⾛线很短，当stub⾛线相对于信号边沿变化率很短时，stub⽀线和负载呈容性。负载引⼊的电容，实际被分摊到了⾛线上，所以造成⾛线的单位电容增加，从⽽降低了⾛线的有效阻抗。所以在设计中，我们应该将负载部分的⾛线设计为较⾼阻抗，最直接有效的⽅式就是减⼩⽀线线宽。经过负载电容的平均后，负载部分的⾛线才会和主线阻抗保持⼀致，从⽽达到阻抗连续，降低反射的效果。
PCB叠层设计
/ ~3 ~5 D/ S5 h* [8 @% \（1）所有的DQ线必须同组同层。
（2）地址线是否同层不做要求。
, p+ ?0 W7 s/ F9 w8 [（3）为了减少过孔产⽣的Stub，强烈建议在同⼀层中优先布DQ，   DQS，CLK等信号。如果所有的BGA都在top层，data线尽量的靠近bottom层⾛，⽽地址，控制线则可以靠近top层⾛；当BGA在top层时，越靠近bottom层，过孔产⽣的stub越短，信号质量越好。
3 q$ J  I, e* J1 K" h⾛线线宽和线间距
（1）线宽和线间距必须满⾜阻抗控制，即单端线50ohm，差分线100ohm。ZQ属于模拟信号，布线尽可能短，并且阻抗越低越好，所以尽可能的把线⾛宽⼀点，建议3倍50ohm阻抗控制的线宽；
（2）DQ和DBI数据线，组内要求满⾜3W间距，与其他组外信号之间保持⾄少4W；
) l- L' R* T% R- y& Z（3）DQS和CLK距离其他信号间距做到5W以上；
- P, `8 y/ }$ _5 Q, X（4）在过孔⽐较密集的BGA区域，同组内的数据线，地址线的间距可以缩⼩到2W，但是要求这样的⾛线尽可能的短，并且尽可能的⾛直线；
（5）如果空间允许，所有的信号线⾛线之间的间距尽可能的保证均匀美观；
（6）内存信号与其他⾮内存信号之间应该保证4倍的介质层⾼的距离。
等长要求
: Q# ~, r  ~3 T（1）数据⾛线尽量短，不要超过2000mil，分组做等长，组内等长参考DQS误差范围控制在+/-5mil；
; c5 d: B- O) a9 U9 ~! ]. }4 t（2）地址线、控制线、线作为⼀组等长，组内等长参考CLK误差范围控制在+/-10mil；
2 V% e# d& l& h$ Z& w（3）DQS、时钟差分线对内误差范围控制在+/-2mil；
& F& v% V, ?2 W2 v1 ]2 U（4）RESET和ALERT不需要做等长控制
0 i9 W/ B7 ?' m4 L（5）信号实际长度应当包括零件管脚的长度，尽量取得零件管脚长度，并导⼊软件中；
（6）因有些IC内核设计⽐较特别，按新品设计指导书或说明按参考板做，特别是，的芯⽚，请特别留意芯⽚⼿册要求；
电源处理
（1）VDD（1.2V）电源是DDR3的核⼼电源，其引脚分布⽐较散，且相对会⽐较⼤，需要在电源平⾯分配⼀个区域给VDD（1.2V）；VDD的容差要求是5%，详细在JEDEC⾥有叙述。通过电源层的平⾯电容和专⽤的⼀定数量的去耦电容，可以做到电源完整性。
（2）VTT（0.6V）电源，它不仅有严格的容差性，⽽且还有很⼤的瞬间电流；可以通过增加去耦电容来实现它的⽬标阻抗；由于VTT是集中在上拉电阻处，不是很分散，且对电流有⼀定的要求，在处理VTT电源时，⼀般是在元件⾯同层通过铺铜直接连接，铜⽪要有⼀定宽度（120mil）。
5 k% d4 }* H* _; s（3）VREF（0.6V）VREF要求更加严格的容差性，但是它承载的电流⽐较⼩。它不需要⾮常宽的⾛线，且通过⼀两个去耦电容就可以达到⽬标阻抗的要求。因其相对⽐较独⽴，电流也不⼤，布线处理时建议⽤与器件同层的铜⽪或⾛线直接连接，⽆须再电源平⾯层为其分配电源。注意铺铜或⾛线时，要先经过电容再接到芯⽚的电源引脚，不要从分压电阻那⾥直接接到芯⽚的电源引脚。

ann_wz

ad_gao 发表于 2023-6-20 14:22
布局要求
（1）地址线布局需使⽤Fly-by的拓扑结构，不可使⽤T型，拓扑到管脚的长度尽量短，长 ...

$ e: l7 n! S* R$ A* j/ E在哪儿复制的，
( {( }3 W0 Y1 U* S

qawsedfffrr

这些东西看芯片手册怎么要求你的，楼上说的那些不能够全套。多驱动还要跑3200M 不做容性补偿跑不起来的

hepj

使用哪家的颗粒就去找哪家的设计要求。比如阻抗这一块通用是50、100，有些要求是40、80还有一些需要分段控制

七彩雨

我之前做的ddr4参照的是fpga给的设计要求，阻抗按分段控制，数据和地址阻抗的也不一样

ann_wz

qawsedfffrr 发表于 2023-6-20 17:03
' n6 q5 y2 k! v+ v这些东西看芯片手册怎么要求你的，楼上说的那些不能够全套。多驱动还要跑3200M 不做容性补偿跑不起来的

新品手册只要求了主干的数据地址单端45欧，差分75欧，那考虑容性负载，在这个基础上面负载端做到多少合适？

qawsedfffrr

ann_wz 发表于 2023-7-17 16:43
新品手册只要求了主干的数据地址单端45欧，差分75欧，那考虑容性负载，在这个基础上面负载端做到多少合适 ...

! x9 ?  V( B6 h+ W这个就是给了一个容性补偿的阻抗给你，按规格书这个给你做就行。真的想优化信号还得要仿真，所以你按规格书做就行了。
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ann_wz

qawsedfffrr 发表于 2023-7-24 16:20
0 H7 j) \7 Q% X$ s6 j# G# z这个就是给了一个容性补偿的阻抗给你，按规格书这个给你做就行。真的想优化信号还得要仿真，所以你按规格 ...

没给呢，手册上面只建议了主要阻抗，没有建议补偿阻抗
; X$ V' p$ }2 d0 l5 ~3 B

qawsedfffrr

主干数据地址单端45欧，差分75欧这个就已经是容性补偿了，后面颗粒和颗粒之间单端50  时钟差分90或100，就是颗粒和颗粒之间的容性补偿，这个阻抗也不一定是最匹配的，只是稍微做了个补偿，像赛灵思单端就要求主干40欧，颗粒和颗粒之间50。按规格书给你的要求做就行，不用纠结容性补偿，因为颗粒寄生电容、颗粒的数量都会影响寄生电容。具体去查一下容性补偿的定义是什么就会明白，容性补偿没有规定必须走多少ohm一切以芯片设计指南为准。

qawsedfffrr

没看到过大厂的设计指南明确指出容性补偿这个词，但他们会在阻抗上给你主干多少ohm,分支多少ohm实际上这个就已经是给你规划好了容性补偿，但他们不会告诉你为什么主干ohm会比分支低的原因。所以以后看到不同段的走线要求不同的阻抗就意味着已经有容性阻抗的要求了，按他给的做就是。

ann_wz

qawsedfffrr 发表于 2023-7-25 09:09
! B  K8 F5 `/ a3 H: a( h6 M主干数据地址单端45欧，差分75欧这个就已经是容性补偿了，后面颗粒和颗粒之间单端50  时钟差分90或100，就 ...

被你点醒了，厉害，果然厉害