今日说“法”：paramter 、localparam的小“秘密”

FPGA技术江湖

, \% C; Z1 A! V0 j/ f        本次的今日说“法”很简短，因为前面已经出了Verilog HDL的基本语法的学习内容，今天就简单回顾一下，具体的就不详细说了，想要详细了解的可以去翻一翻《一周掌握FPGA Verilog HDL 语法》。
  s: M/ t! k6 C7 u; J( v在Verilog HDL中用parameter来定义常量，即用parameter来定义一个标识符代表一个常量，称为符号常量，即标识符形式的常量,采用标识符代表一个常量可提高程序的可读性和可维护性。parameter型数据是一种常数型的数据，其说明格式如下：

$ @" i& L- |7 ^/ R        parameter 参数名1＝表达式，参数名2＝表达式, …， 参数名n＝表达式;
. k6 T' e# N7 e) m3 e
6 |. {' v8 {/ t. m+ V        上面就是现在大多数教材中对 parameter 的定义和使用，参数型常数经常用于定义延迟时间和变量宽度。
; q/ s- n! Q- @) u; V1 H& ?4 Yparameter可用作在顶层模块中例化底层模块时传递参数的接口，localparam的作用域仅仅限于当前module，不能作为参数传递的接口。

$ [4 X6 E- I% K' A& s" H        但是在Verilog中，这是一个有争议的问题，即Parameter即作为常数，也作为参数使用是否合理合法的问题。
( d, P+ `4 ]$ O2 c) j& y在IEEE 2005标准之前，Verilog就是这样做的。但常数不仅需要安全的封装，而且还涉及知识产权（IP），常数参数不区分带来很多质疑。

1 O* J+ f4 }4 d! |8 ?. _8 t        随着EDA规模发展，IP意识加强，常数更需要安全，因此IEEE在2005之后，加入localparam保留字，用于定义常数。
, q( `4 |' x" S; n0 W% P% W4 q

4 |- A$ p4 K/ i       常数用于定义当前工程和文件中那些固定不变的变量。而参数则是可以用作LPM交换的数值，类似于C语言中的形式参数。Verilog中的代码模型被重复引用时，使用LPM可以根据现场需要，修改这些参数进行定制。显然常数是不需要被传递出去，不需要也不允许被现场定制的。
+ o2 a/ {7 i( ?4 G% y/ \
        在2005版Verilog之前，常数参数不分的情况下，重用代码的使用者和重用代码的设计者可能不是同一个人（或团队），这样，很容易造成不明内部细节的使用者，不经意的修改常数，使得原本稳定的系统出问题，并反馈给该重用代码的设计者。另外一种情况，或更严峻的情况是，IP核的复杂性和成本都在增加。保护IP的意识逐渐增强，而攻击破解IP的人和团队也开始出现。这就使得IP作者必须保护自己的代码，常数如果作为参数传递出去，是一个非常重要的攻击漏洞，当然要补上。
4 I/ ^1 A! V8 j+ L/ k
        因此，从现在开始，我们要将常数封装好，保护好自己的代码。通过paramter 、localparam以及其他的小“秘密”，我们要学习到更多东西。

        今日说“法”，带你了解FPGA更多的小秘密，小技巧。
( o5 |8 |& g/ A. y0 u
4 f3 ?9 `0 e# x$ ~/ f5 {        今日到此结束，愿大侠一切安好，有缘再见。
8 h3 r6 K% F; [# \

521li

Verilog太难学了

richardyg

学习学习学习

kingweison

:P:P