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EDA365电子论坛网»电子社区 › EDA工具&PCB设计 › Cadence Allegro论坛 › 如何修改SHAPE与VIA或者pin间距？
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如何修改SHAPE与VIA或者pin间距？

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wqphy

该用户从未签到
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1#
发表于 2012-4-9 21:31 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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使用环境：allegro16.3( w) O, q- G# a4 Q" ~
现象：先在规则设置中设置SHAPE和via安全距离为10mil，然后在内电层铺铜（静态铺铜），发现无论如何修改shape和via的数值，铺铜过程中始终报错，而且查看DRC错误，发现铺铜后实际距离为3mil。- J* s$ f! W$ q" o) b0 l  ?
问题：如何在铺铜之前修改铺铜和其它器件之间的铺铜距离？
4 k3 c8 V& a/ I7 K) y+ X
! w# y2 J5 }. v8 B; V/ V- r
, z2 V& @3 w9 b  M, u3 C. n4 B2 @# f  E谢谢！请高手赐教

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wqphy

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2#
 楼主| 发表于 2012-4-10 08:14 | 只看该作者
求高手解答，没人知道吗？不会吧。还是我描述的不清楚？

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ZXCLH

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3#
发表于 2012-4-10 08:33 | 只看该作者
你确定在规则设置中设置SHAPE和via安全距离为10mi吗？最好你把你设置的规则截个图上来。

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wqphy

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4#
 楼主| 发表于 2012-4-10 09:50 | 只看该作者
附图，求解答

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niupin

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5#
发表于 2012-8-10 14:31 | 只看该作者
同问，同问

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ACTODC

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6#
发表于 2012-8-10 14:36 | 只看该作者
你铺铜的时候先选择动态铜，结束后再把铜改为静态铜，还会出现DRC吗？因为你用的是静态铜，不会自动避让的，所以才报DRC吧，你可以试试。

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a20061475

该用户从未签到
7#
发表于 2012-8-10 14:53 | 只看该作者
你铺的 是静态铜？ 静态铜不会自己 避开的。你换动态

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