IP CORE 之 PLL- ISE 操作工具

FPGA技术江湖

本系列将带来FPGA的系统性学习，从最基本的数字电路基础开始，最详细操作步骤，最直白的言语描述，手把手的“傻瓜式”讲解，让电子、信息、通信类专业学生、初入职场小白及打算进阶提升的职业开发者都可以有系统性学习的机会。

系统性的掌握技术开发以及相关要求，对个人就业以及职业发展都有着潜在的帮助，希望对大家有所帮助。后续会陆续更新 Xilinx 的 Vivado、ISE 及相关操作软件的开发的相关内容，学习FPGA设计方法及设计思想的同时，实操结合各类操作软件，会让你在技术学习道路上无比的顺畅，告别技术学习小BUG卡破脑壳，告别目前忽悠性的培训诱导，真正的去学习去实战应用，这种快乐试试你就会懂的。话不多说，上货。

IP CORE 之 PLL- ISE 操作工具

# ]8 V7 s6 m3 i$ @# F, z9 r0 H

本篇实现基于叁芯智能科技的SANXIN -B02 FPGA开发板，如有入手开发板，可以登录官方淘宝店购买，还有配套的学习视频。

, i0 X# C) y  |  n; b

Xilinx 锁相环 IP 核是由锁相环（PLL）电路实现。锁相环是一种反馈控制系统，它可以自动调整本地产生的信号的相位，以匹配输入信号的相位。锁相环通过振荡器产生的波形的相位匹配输入信号的相位来工作。输入信号的微小变化首先表现为输入信号和振荡器产生波形的相位偏差。这个相位偏差作为一个调整信号，改变本地锁相环震荡频率来匹配输入信号。输入信号和本地振荡器之间的锁相关系称为锁相环路。

. L, A% r# \% [# R3 J3 n

锁相环经常用于高速通信、计算机和其他的电子应用中。可以使用PLL产生稳定频率的时钟，从高噪声的通信信道中恢复信号或者在设计中产生各种时钟信号。

$ a7 G+ v4 [* g. ~4 ~0 [

5 ]! k( A5 E6 b

( A. g) F, ^2 a& u. q& V2 w; {# _% |

锁相环包括前置分频模块（N counter），鉴频鉴相器（PFD），电荷泵（Charge pump），环路滤波器（Loop filter），压控振荡器（VCO），反馈分频模块（M counter），后期分频模块（K和V计数器）。

2 p% {/ C7 U2 ^: S1 N2 E

PFD检查出Fref和Feedback两个信号之间的相位和频率差距，然后控制电荷泵和环路滤波器产生一个调整电压，此电压控制VCO。根据此电压，VCO会产生一个更高或者更低的时钟。通过不断的反馈，Fref和Feedback拥有相同的频率和相位后，锁相环就锁定了。

插入的前置分频模块和反馈分频模块的作用是将信号进行分频处理。即：Fref=Fin/N，Feedback=Fvco/M。PLL锁定后，Fref=Feedback，即Fin/N=Fvco/M。Fvco=（Fin*M）/N，在经过后期分频分模块，Fout=Fvco/K=（Fin*M）/（N*K）。

4 A+ B7 B) v( v/ j/ i9 g5 \. C; M

• 硬件介绍
  6 ?8 F6 q* T. d5 G* w, U. X+ [* V

开发板上的FPGA芯片为XC6SLX9-2TQG144，此芯片内部含有两个通用的PLL。

6 }- q% f. s  Q  g* r

; ]: y+ l+ t: g

• 设计要求
  

利用开发板外部扩展针，输出频率为100MHz和频率为10Mhz的方波，并利用示波器进行测量。

  B1 [$ j$ T/ {& C

• 设计分析
  

开发板的晶振为50MHz，FPGA内部嵌入有PLL模块。使用PLL模块可以方便快速的产生100MHz和10MHz的方波。

% n# r: N1 g$ `1 x* B1 M

PLL模块有一个高电平有效的复位，开发板外部输入按键为低电平有效，故而需要将外部复位信号进行反相。

PLL模块可以输出5个时钟，我们利用两个抽头即可。

PLL模块会输出锁定标志信号，设计时直接将此信号输出到外部扩展针即可。

5 {: D% I4 A# W# M9 f, _  ?0 f! R

• 架构设计和信号说明
  
  " ]# U$ L' T, S. q9 R# x. P( Y

/ C5 R5 G9 V: h& v+ R! v, v

此模块命名为pll_test。

0 h& p& n& M# x1 }

本设计共有两个模块构成：一个反相器和一个PLL模块（my_pll）。

) t3 w; x9 A, Q* i5 a

1 X2 ^; `6 y( d, G! }) j

6 R5 v6 W6 c' Z, [. s$ w: W# m

, W0 k" i' W: |5 p% ^9 W

# S9 \$ y  V* l. r- U

• pll_my设计实现
  

本模块为FPGA内部ip 模块，不需要设计，只是需要利用参数化界面配置一些信息，然后调用出来即可。

1 Z- T, @2 o$ u% ?" U

首先我们选中顶层，右键选择New Source...

+ ?1 P  v  _. O( ?

我们需要新建IP核，所以选中第一个IP（CORE Generator &Architecture Wizard），文件名为my_pll。

点击Next。

1 J2 W; o+ X: {3 {0 y! I9 S

+ b6 m; L  p' C7 i: v0 t( c

在众多IP库中，我们可以快速搜索我们需要的IP核，这样节省时间。那么我们的锁相环名字为clocking Wizard，我们直接搜索即可。

+ }0 c6 K, _1 @

( p, t6 Q0 {6 _* f) |/ f

选中之后点击Next。

" r# `) G, c) Z7 r9 k& W

* T' z5 m6 `5 k  U( @6 F

点击Finish。

6 ~. [% w% b2 c; _& i  z

8 n, M( m+ x4 v+ |( ~" d9 {) l

2 j  C4 {$ x1 \! H( Y8 n* t8 C

在输入频率设置的地方，把100MHz改为我们板子的输入时钟50MHz。然后点击Next。

5 m6 Y# Z8 G- v' i) F, _

9 ~- g3 f) k# ?8 m' m

点击next，启动PLL的输出配置界面。

; A, Y8 |2 B! M- O9 e

' @3 n/ d; Q# p9 ?

在界面中，选择 output  frequency（键入输出时钟频率），在requested settings（要求设置）中输入100MHz，Actual settings（实际设置）中不用输入，软件会自动计算键入的时钟频率是否能够实现，对于不能实现的频率，软件会输出一个比较接近的频率。

phase 为时钟相移，通过改变参数，可以达到输出时钟相移的功能。保持默认：0。

duty cycle为时钟占空比，通过改变参数，可以达到输出时钟占空比不同的功能。保持默认：50。

点击Next。

选择输入输出端口，这里RESET为复位端口，高电平有效。

9 w# \: n: S; _1 P4 U: x

LOCKED为输出有效端口，此端口可以看到PLL输出稳定的时间段。

8 n3 z, V* v, O, F8 S  L! w7 X

此界面配置输入输出抽头，在此保持默认。点击Next。

7 w/ I6 f" }1 S; d! o! x" E

4 {) u# Q# L3 |( V. v

此界面保持默认，点击Next。

此界面展示了整个PLL配置信息，包括输入频率和输出频率。以及输入输出抽头。点击next。

+ i6 e; M7 v. a

点击Generate。

0 u  _$ D- \+ k

3 ]2 Y& f/ c/ P- N* F

在工程向导窗口的Hierarchy标签页下，就出现了my_pll.xco的文件。

/ c3 n; ?6 C; i7 }" M/ T

3 a2 X7 M! p, g4 @

此时my_pll的ip core建立完成。

• pll_test设计实现
  

此模块负责调用my_pll，并且将外部复位进行取反，产生供给my_pll模块的复位信号。

# T2 f+ ]7 Y9 v' }: q

my_pll的例化文件，在my_pll文件夹内，my_pll.veo为例化文件，打开后，可以直接复制。

设计代码为：

7 [/ o4 v( \* y

• RTL仿真
  
  6 c, R. F; k9 d0 p

, G& N: _- A2 s$ n  ?% a5 A. ?

仿真代码为：

; B* c- |9 S, _# t/ G4 Y+ W

8 e, s" |& G  Z5 o. N5 O

在RTL仿真图中，可以看到，复位结束后，PLL并没有立刻锁定，而是输出不确定，等待一段时间后，PLL输出锁定，稳定的输出我们想要的波形。在复位期间，PLL输出的波形都是低电平。

, C$ l/ S! B& s( b, z

• 板级测试
  

分配管脚，综合下板后，使用示波器测量。

100MHz的方波测试的波形。

  f3 W) L/ c9 M" o# `7 ~$ Y8 D1 t4 _

( B+ y6 ~' b& U! [6 K. w5 e

10MHz方波测试波形。

/ Q* E9 i* Z+ @+ P! S; k

5 c' G% m  x: S

Blah

示波器测的波形质量不错