CPLD 能同时为一个端口设置两个触发条件吗?

qian211111

比如 如果想在clk 和add两个输入端口有上升沿时都能使count加1，用什么语句啊。？ 两个process不行啊。 求解。小弟被困了一星期了。。。

someone

严格的说是不可以，建议考虑其它方案。

li205212021

设置cpld芯片一引脚为输入端口，但该端口没有与任何输入引脚相连，那有可能处于不确定状态，容易受外部干扰的。
% o, ?( N$ B" C# X如果可以，在综合时，将管脚设置成下拉，或者上位，这样就不会让端口悬空，有效减小干扰了。

nocturne

一个always里是不能放两个posedge触发信号（除了有些高电平reset）的，因为这在硬件上实现不了；
4 l- z) ~2 X9 r可以这样：
always@（posedge clk）
count_a <= count_a + 1;

4 c- _2 N7 g+ @. F  M8 v" zalways@（posedge add）
1 |0 ~! W4 T- P* e* m7 H; d% Rcount_b <= count_b + 1;
+ N1 o# |- n3 O+ B. b, O" u
! `& K6 e6 t$ Lassign count = count_a + count_b;
" m! `) i+ ]7 x0 A- r3 Y或者用clk去采样add，做边沿检测，这就要求clk频率比add高很多
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