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CPLD 能同时为一个端口设置两个触发条件吗?

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  • TA的每日心情
    开心
    2022-1-21 15:22
  • 签到天数: 1 天

    [LV.1]初来乍到

    跳转到指定楼层
    1#
    发表于 2023-1-12 11:02 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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    x
    比如 如果想在clk 和add两个输入端口有上升沿时都能使count加1,用什么语句啊。? 两个process不行啊。 求解。小弟被困了一星期了。。。
    1 m; @4 u4 Q  W% F" t  j3 v
  • TA的每日心情
    开心
    2022-1-29 15:05
  • 签到天数: 2 天

    [LV.1]初来乍到

    2#
    发表于 2023-1-12 13:13 | 只看该作者
    严格的说是不可以,建议考虑其它方案。

    该用户从未签到

    3#
    发表于 2023-1-12 13:22 | 只看该作者
    设置cpld芯片一引脚为输入端口,但该端口没有与任何输入引脚相连,那有可能处于不确定状态,容易受外部干扰的。
    1 ]! Q9 o# D4 Q0 b% r& H* r/ J+ t如果可以,在综合时,将管脚设置成下拉,或者上位,这样就不会让端口悬空,有效减小干扰了。1 T! i5 Z, E; e5 ~/ _
  • TA的每日心情
    奋斗
    2022-1-21 15:15
  • 签到天数: 1 天

    [LV.1]初来乍到

    4#
    发表于 2023-1-12 13:31 | 只看该作者
    一个always里是不能放两个posedge触发信号(除了有些高电平reset)的,因为这在硬件上实现不了;% O  d" H% m4 |7 Z6 a
    可以这样:$ Y- H  v# I. A6 I
    always@(posedge clk)
    ( g# c" t' t8 M0 z6 X; w, f. Hcount_a <= count_a + 1;- f. I6 B0 X' Q2 e: @) r' f# c
    8 r. ?) |' ]0 @1 k6 d% y- J
    always@(posedge add)
    & [4 |( i  j. C& xcount_b <= count_b + 1;, x' \  j7 i# e$ \" n/ E4 E

    9 E+ _. \- ]6 S7 C" T- qassign count = count_a + count_b;/ ]- d, V+ p0 c) s& a! g. q
    或者用clk去采样add,做边沿检测,这就要求clk频率比add高很多) l& I& K. n0 Q' {
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