CPLD 能同时为一个端口设置两个触发条件吗?

qian211111

比如 如果想在clk 和add两个输入端口有上升沿时都能使count加1，用什么语句啊。？ 两个process不行啊。 求解。小弟被困了一星期了。。。
7 {8 V# V% e. _. Z  f8 l

someone

严格的说是不可以，建议考虑其它方案。

li205212021

设置cpld芯片一引脚为输入端口，但该端口没有与任何输入引脚相连，那有可能处于不确定状态，容易受外部干扰的。
" u# @/ L" d4 Q: r- f' k2 a如果可以，在综合时，将管脚设置成下拉，或者上位，这样就不会让端口悬空，有效减小干扰了。

nocturne

一个always里是不能放两个posedge触发信号（除了有些高电平reset）的，因为这在硬件上实现不了；
! D$ n* i9 s" E) y可以这样：
# r4 N5 \1 {2 @0 talways@（posedge clk）
% t8 _5 _4 e: tcount_a <= count_a + 1;

. l! m! L# ~3 H1 O+ j1 s2 `always@（posedge add）
count_b <= count_b + 1;

assign count = count_a + count_b;
; M, O4 p) R% B9 D) o5 b或者用clk去采样add，做边沿检测，这就要求clk频率比add高很多