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CPLD 能同时为一个端口设置两个触发条件吗?

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  • TA的每日心情
    开心
    2022-1-21 15:22
  • 签到天数: 1 天

    [LV.1]初来乍到

    跳转到指定楼层
    1#
    发表于 2023-1-12 11:02 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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    x
    比如 如果想在clk 和add两个输入端口有上升沿时都能使count加1,用什么语句啊。? 两个process不行啊。 求解。小弟被困了一星期了。。。
    7 {8 V# V% e. _. Z  f8 l
  • TA的每日心情
    开心
    2022-1-29 15:05
  • 签到天数: 2 天

    [LV.1]初来乍到

    2#
    发表于 2023-1-12 13:13 | 只看该作者
    严格的说是不可以,建议考虑其它方案。

    该用户从未签到

    3#
    发表于 2023-1-12 13:22 | 只看该作者
    设置cpld芯片一引脚为输入端口,但该端口没有与任何输入引脚相连,那有可能处于不确定状态,容易受外部干扰的。
    " u# @/ L" d4 Q: r- f' k2 a如果可以,在综合时,将管脚设置成下拉,或者上位,这样就不会让端口悬空,有效减小干扰了。1 X( Z8 U; e( P
  • TA的每日心情
    奋斗
    2022-1-21 15:15
  • 签到天数: 1 天

    [LV.1]初来乍到

    4#
    发表于 2023-1-12 13:31 | 只看该作者
    一个always里是不能放两个posedge触发信号(除了有些高电平reset)的,因为这在硬件上实现不了;
    ! D$ n* i9 s" E) y可以这样:
    # r4 N5 \1 {2 @0 talways@(posedge clk)
    % t8 _5 _4 e: tcount_a <= count_a + 1;7 E8 w7 W) j5 t0 A" }

    . l! m! L# ~3 H1 O+ j1 s2 `always@(posedge add)2 ?5 Q7 K, h  g6 J. {
    count_b <= count_b + 1;) F/ y% H3 b5 V( ]; R+ i+ b1 V
    - H. A$ v; i6 o9 b. W; l6 x; {
    assign count = count_a + count_b;
    ; M, O4 p) R% B9 D) o5 b或者用clk去采样add,做边沿检测,这就要求clk频率比add高很多- I# T3 u( Z  H7 ^
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