关于350MHz高速ADC采样异常的问题咨询。

沐林小道

做了一个基于FPGA高速ADC采集的设计，

其中ADC使用的是AD9434-500这个片子，FPGA使用的是XC7A100T-2FGG484I。

ADC使用的时钟源是350MHz的5032LVDS差分有源晶振。

; W" d/ S3 N0 }% c' S* k代码的实现流程如下图片1：
. S  P4 _9 ]7 o. @6 h8 Y; X3 A
5 n+ L$ }5 n$ x- k8 W  i( g( R未做IDELAY延时调整，采集的1MHz正弦信号如下图片2：
3 e: K- R& x) `# q" P
做了IDELAY延时调整到最好的刻度，采集的1MHz正弦信号如下图片3：

8 x7 V6 ]/ _. ^# p- k其中延时使用的是200MHz时钟，每增加调整一个刻度延时增加78ps。
+ O: p" \. p" O# Q( b
虽然做了数据与时钟同步调整，但是还是没办法彻底将毛刺去掉。
7 {. q' H5 b- ^& H% n, ~/ f; I
( |  r# ?" f1 M  z: b. s7 E请问这是什么原因呢？
  c) W+ K- i' ^+ i; T3 f

Mcu_001

首先分成两步
+ K4 Q2 L/ }* ?; F# ~/ U- P- `1 电路部分，高速采样对电路要求很高，这时候的PCB的布局布线都会产生干扰
) v$ c1 V! A9 \0 |2 r( Y$ t2 其次再考虑软件部分