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关于350MHz高速ADC采样异常的问题咨询。

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发表于 2023-1-11 11:14 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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做了一个基于FPGA高速ADC采集的设计,
' m6 h) |9 m& x& |7 M  ?( [' }4 F, A5 ?+ i/ q
其中ADC使用的是AD9434-500这个片子,FPGA使用的是XC7A100T-2FGG484I。
# S( M" e. Z7 j& i- W
2 u8 D$ g; w1 r5 C  ^: t4 ?% SADC使用的时钟源是350MHz的5032LVDS差分有源晶振。
" Y9 F! b" g2 ^4 R; L% {2 J1 E' d9 }) l/ {+ F, |
代码的实现流程如下图片1:+ S  @" V# y# M
/ @; A' |! Q: W( m& \7 c3 _
未做IDELAY延时调整,采集的1MHz正弦信号如下图片2:1 z) J1 v" |9 n) u3 f

" m- j9 |, D2 D3 E1 s. E! w做了IDELAY延时调整到最好的刻度,采集的1MHz正弦信号如下图片3:" a( Z- k0 W8 v4 }! m, f
  G4 ]' R  {5 H& ~* _
其中延时使用的是200MHz时钟,每增加调整一个刻度延时增加78ps。$ M/ b$ D2 W0 F7 e/ W
* z& v$ G5 m7 _0 x, |2 f
虽然做了数据与时钟同步调整,但是还是没办法彻底将毛刺去掉。. i) `, k# \; |8 ~8 y  c

4 X& ], R% G! h( E6 R请问这是什么原因呢?
% g1 Y) ~; P' k2 Z) \, `2 u3 e" ?' a
' a, T$ I- @: }0 n

该用户从未签到

2#
发表于 2023-1-11 13:49 | 只看该作者
首先分成两步1 n7 l) X# X8 }+ R1 j: b
1 电路部分,高速采样对电路要求很高,这时候的PCB的布局布线都会产生干扰
- E! t- q8 i: Y) a- |  b" f2 其次再考虑软件部分
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