关于350MHz高速ADC采样异常的问题咨询。

沐林小道

做了一个基于FPGA高速ADC采集的设计，

( ^" V# p7 @2 p其中ADC使用的是AD9434-500这个片子，FPGA使用的是XC7A100T-2FGG484I。

- a! s$ x* W  N! s7 H! |( n: oADC使用的时钟源是350MHz的5032LVDS差分有源晶振。
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9 R- ?) y! A9 j1 I- I9 k. Q代码的实现流程如下图片1：

+ y  [+ n2 a4 K( x未做IDELAY延时调整，采集的1MHz正弦信号如下图片2：

1 F6 W) V) a( A& @+ X/ `做了IDELAY延时调整到最好的刻度，采集的1MHz正弦信号如下图片3：

6 g7 O' H+ Q! F2 k% E其中延时使用的是200MHz时钟，每增加调整一个刻度延时增加78ps。

虽然做了数据与时钟同步调整，但是还是没办法彻底将毛刺去掉。

2 R# Y  j! ]& d& o! r/ y) O请问这是什么原因呢？

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Mcu_001

首先分成两步
1 电路部分，高速采样对电路要求很高，这时候的PCB的布局布线都会产生干扰
2 其次再考虑软件部分