关于350MHz高速ADC采样异常的问题咨询。

沐林小道

做了一个基于FPGA高速ADC采集的设计，
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其中ADC使用的是AD9434-500这个片子，FPGA使用的是XC7A100T-2FGG484I。
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2 u8 D$ g; w1 r5 C  ^: t4 ?% SADC使用的时钟源是350MHz的5032LVDS差分有源晶振。
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代码的实现流程如下图片1：

未做IDELAY延时调整，采集的1MHz正弦信号如下图片2：

" m- j9 |, D2 D3 E1 s. E! w做了IDELAY延时调整到最好的刻度，采集的1MHz正弦信号如下图片3：

其中延时使用的是200MHz时钟，每增加调整一个刻度延时增加78ps。

虽然做了数据与时钟同步调整，但是还是没办法彻底将毛刺去掉。

4 X& ], R% G! h( E6 R请问这是什么原因呢？
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Mcu_001

首先分成两步
1 电路部分，高速采样对电路要求很高，这时候的PCB的布局布线都会产生干扰
- E! t- q8 i: Y) a- |  b" f2 其次再考虑软件部分