本站微信 收藏本站 设为首页
 找回密码
 注册
关于网站域名变更的通知
EDA365电子论坛网»电子社区 › 研发技术版块 › FPGA|CPLD论坛 › fpga中时钟问题，ep2c20f256c6引脚clk和dpclk的区别？
返回列表 发新帖
查看: 335|回复: 2
打印 上一主题 下一主题

fpga中时钟问题，ep2c20f256c6引脚clk和dpclk的区别？

[复制链接]
elephant_
  • TA的每日心情
    开心
    2022-1-29 15:07

    • 签到天数: 2 天

    [LV.1]初来乍到
    跳转到指定楼层
    1#
    发表于 2023-1-10 11:05 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

    EDA365欢迎您登录！

    您需要 登录 才可以下载或查看，没有帐号？注册

    x
    FPGA中时钟问题，ep2c20f256c6引脚clk和dpclk的区别？
    " j* M: ~1 H0 d+ R

    下载资料威望不够？点击查看获取威望的N种方法>>
    回复

    举报

    EDA365微信号及QQ群号！
    unfaithful2021
  • TA的每日心情
    开心
    2022-1-29 15:04

    • 签到天数: 1 天

    [LV.1]初来乍到
    2#
    发表于 2023-1-10 13:12 | 只看该作者
    Positive、negative指的是差分时钟。单端时钟接在那个上面都可以。 作为普通输入接口没有需要特别考虑的。

    下载资料威望不够？点击查看获取威望的N种方法>>
    回复 支持 反对

    举报

    hfiwioq
  • TA的每日心情
    开心
    2022-1-24 15:10

    • 签到天数: 1 天

    [LV.1]初来乍到
    3#
    发表于 2023-1-10 13:16 | 只看该作者
    1. clk管脚是可以作为普通输入管脚使用的，当用作输入功能时和普通的io功能是一样的，) \, G( }5 L" p$ s+ {3 p$ Z
    2. 但是clk管脚是不可以用作输出功能的，如果不使用时可以悬空，不需要非得接地，你只要在建立工程的时候把无用的管脚设置为三态输入

    下载资料威望不够？点击查看获取威望的N种方法>>
    回复 支持 反对

    举报

    返回列表 发新帖
    高级模式
    B Color Image Link Quote Code Smilies
    您需要登录后才可以回帖 登录 | 注册

    本版积分规则

    关闭

    推荐内容上一条 /1 下一条

    EDA365公众号

    关于我们|手机版|EDA365电子论坛网 ( 粤ICP备18020198号-1 )

    GMT+8, 2025-7-19 17:31 , Processed in 0.109375 second(s), 23 queries , Gzip On.

    深圳市墨知创新科技有限公司

    地址:深圳市南山区科技生态园2栋A座805 电话:19926409050

    快速回复 返回顶部 返回列表