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MP5652(A10)核心板用户手册及使用说明

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发表于 2022-12-28 14:44 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 Heaven_1 于 2022-12-28 16:51 编辑
) D$ \4 H$ K; L1 ?5 a3 u3 \7 A. f9 T& o4 |6 L3 f
一、 开发板简介1.1 产品简介
MP5652(A10)核心板采用Intel公司Arria-10 GX系列的10AX027H4F34I3SG作为主控制器,核心板采用4个0.5mm间距120Pin 镀金连接器与母板连接,核心板四个脚放置了4个3.5mm固定孔,此孔可以与底板通过螺丝紧固,确保了在强烈震动的环境下稳定运行。
这款MP5652核心板能够方便用户对核心板的二次开发利用。核心板使用Intel的Arria-10 GX芯片的解决方案,在FPGA 芯片的HP 端口上挂载了4片DDR4存储芯片,每片DDR4 容量高达4Gb(256Mb x 16) 字节,每片16bit组成64bit 位的数据位宽。1片1GB 的QSPI FLASH 芯片用来静态存储FPGA 芯片的配置文件或者其它用户数据。
整个开发系统的结构示意图如下图所示:

5 o6 d: k7 d: r" o9 h* V* ^4 U0 N( s$ l; b- z
2 A: f3 q7 @" s; n, E! T
通过以上示意图,我们可以看到,我们这个核心板开发平台所能含有的接口和功能。
这款核心板的4个板对板连接器扩展出了244个IO,其中BANK2A、BANK2K、BANK2J、BANK3D的全部IO的电平可以通过更换核心板上的磁珠来修改,满足用户对+1.8V、+1.2V电平接口的需求,默认+1.8V;BANK2J的全部IO的电平也可以通过更换核心板上的磁珠来修改,满足用户对+3.0V、+2.5V、+1.8、+1.2V电平接口的需求,默认+3.0V;另外核心板也扩展出了16对高速收发器17.4 Gbps Transceiver接口。对于需要大量IO的用户,此核心板将是不错的选择。而且IO连接部分,同一个BANK管脚到连接器接口之间走线做了等长和差分处理,对于二次开发来说,非常适合。
1.2 产品规格
! H5 z2 a3 W, b3 D- a
MP5652核心板规格
FPGA主控制器
10AX027H4F34I3SG
DDR4
162Gb
QSPI FLASH
1GB
启动方式
JTAG/QSPI FLASH
用户RESET
高电平复位
IO数量
244个(全部BANK电平可调)
GTX接口数量
4个BANK、TX/RX共16对
工作电压/最大电流
5—12V/5A
核心板尺寸、工艺
85í65mm、沉金工艺
与底板扣接高度
3mm
工作温度
-40°C~+85°C
$ L3 [1 R8 f9 U# y0 _) i

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: V9 Y4 E3 {7 s& c) U' E4 _; `
0 O( o! @5 A" _* Q1.3产品外观
$ C2 i2 O- r3 `/ _9 ^
MP5652核心板正面照片
& i+ h; L3 n. T2 R6 }' ^9 C+ _$ U5 d
1.4产品结构尺寸图
核心板结构尺寸图:65(mm)x85(mm), PCB:14 层。
MP5650核心板尺寸图
  K& V  D( w) G& ?4 y
二、 MP5652核心板使用手册详细介绍2.1 FPGA芯片
核心板使用的是Intel公司的Arria-10 GX芯片,芯片型号可选10AX027H4F34I3SG。速度等级为3,温度等级为工业级。此型号为FFG1152封装,1152个引脚,引脚间距为1.0mm。Intel Arria-10 GX FPGA的芯片命名规则如下图2-1所示:
图2-1 Arria-10 GX系列芯片命名规则
, Z  W; Y: ~% f/ d# R! d
Arria-10 GX 10AX027H4F34I3SG的主要参数表
( u6 R: _- j; c0 C: f2 A3 X
名称
详细参数
Pin(I/O)
1152
Logic Elements (LE) (K)
270
ALM
101,620
Register
406,480
Memory M20K (Kb)
15,000
DSP Block
830
18 x 19 Multiplier
1660
Transceiver
124个, 17.4 Gbps
GPIO
384
LVDS Pair
168
速度等级(Speed Grade)
-3 (Mid)
温度等级(Temperature Grade)
I (工业级)
$ q* T! a+ u  ?9 g5 t
/ c5 C& w. _0 G4 y5 n5 d

" O* u; }3 K% {. m+ n, \3 x
: Q( }- t) z: Y* W8 W) X& |! P) y7 ?4 M7 ?  f

2 e" Y/ n2 [* W/ y/ u3 j5 x) o0 C

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" [+ H) ?% }. I2 v$ Q2 E& D2 r0 i! i( P! p) `
4 S% E. l# Y" u0 z+ W3 v
2.2 DDR4 SDRAM
MP5652开发板上配有四片Micron Technology 的4 Gb的DDR4芯片,型号为EDY4016AABG-DR-F-D。每片DDR4 SDRAM数据位宽为16 bit,共组成64 bit的数据总线宽度。因为4片DDR4芯片连接到FPGA的BANK3B、BANK3C、BANK3D的接口上,DDR43 SDRAM的最高运行速度可达1200 MHz(数据速率2400 Mbps)。DDR4的具体配置如下表2-2-1所示。
表2-2-1 DDR4配置
! K' z) d6 i) e( ]/ }2 p5 }$ X8 W
位号
芯片型号
容量
厂家
U3,U4,U5,U6
EDY4016AABG-DR-F-D
256Mb í 16bit
Micron Technology
7 K# V" F, [! A% l: ?  R; _

. t0 }- j1 R( \1 n. l2 h1 s7 Y& z/ t- ]# c+ o9 H, `: n
. R) Q. k" v, j$ {; S2 F- e

4 Y$ D8 Q  @; Z$ G3 l# F3 ~, D& T4 S$ N( a1 d+ l& [$ [

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* c" }1 i: m" u$ w* r1 X+ r4 q3 T4 F& w# P

2 G  n8 B, x! y5 F
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/ @0 r) R/ F, b" f: ~- N2 h0 S$ B
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核心板的DDR4的接口的设计示意图如下图所示:

+ L2 h; Q+ b: S* {- @; ?; |7 Q# M: k9 S
核心板采用高速布线,DDR4 的硬件设计需要严格考虑信号完整性,开发板的电路及PCB 设计已经充分考虑了匹配电阻/终端电阻,走线阻抗控制,走线等长控制,以确保DDR4 稳定工作。核心板的4片DDR4实物如下图所示:
9 m3 O, p& B, ]- b4 d) y4 R( b  X* R7 w
! N4 J8 M) ?) v! D9 U; I* F# k
4 片 DDR4 管脚分配配置如下 2-2-2 所示。

+ f8 g% Y# u: u3 F: g
DDR3信号名称
FPGA 管脚名称
FPGA 管脚位号
DDR4_A0
IO_3B_43_AD4/LVDS3B_3N/DQ48
AD4
DDR4_A1
IO_3B_12_AH3/LVDS3B_18P/DQ53
AH3
DDR4_A10
IO_3B_39_AB5/LVDS3B_5N/DQ49
AB5
DDR4_A11
IO_3B_37_AC5/LVDS3B_6N/DQ49
AC5
DDR4_A12
IO_3B_19_AF3/PLL_3B_CLKOUT0N/LVDS3B_15N/DQ52
AF3
DDR4_A13
IO_3B_27_AE7/LVDS3B_11N/DQ51
AE7
DDR4_A14_WE_B
IO_3B_47_AB11/LVDS3B_1N/DQ48
AB11
DDR4_A15_CAS_B
IO_3B_28_AC8/PLL_3B_CLKOUT1P,PLL_3B_CLKOUT1,PLL_3B_FB1/LVDS3B_10P/DQS51
AC8
DDR4_A16_RAS_B
IO_3B_38_AB6/LVDS3B_5P/DQ49
AB6
DDR4_A2
IO_3B_41_AB7/LVDS3B_4N/DQSN49
AB7
DDR4_A3
IO_3B_20_AG5/LVDS3B_14P/DQS52
AG5
DDR4_A4
IO_3B_17_AE1/LVDS3B_16N/DQSN53
AE1
DDR4_A5
IO_3B_7_AH4/LVDS3B_21N/DQ54
AH4
DDR4_A6
IO_3B_9_AH2/LVDS3B_20N/DQSN54
AH2
DDR4_A7
IO_3B_18_AF4/PLL_3B_CLKOUT0P,PLL_3B_CLKOUT0,PLL_3B_FB0/LVDS3B_15P/DQ52
AF4
DDR4_A8
IO_3B_40_AB8/LVDS3B_4P/DQS49
AB8
DDR4_A9
IO_3B_21_AF5/LVDS3B_14N/DQSN52
AF5
DDR4_ACT_B
IO_3B_14_AG6/LVDS3B_17P/DQ53
AG6
DDR4_ALERT_B
IO_3B_15_AF6/LVDS3B_17N/DQ53
AF6
DDR4_BA0
IO_3B_42_AE4/LVDS3B_3P/DQ48
AE4
DDR4_BA1
IO_3B_5_AK3/LVDS3B_22N/DQSN55
AK3
DDR4_BG0
IO_3B_29_AD9/PLL_3B_CLKOUT1N/LVDS3B_10N/DQSN51
AD9
DDR4_CK_C
IO_3B_33_AD6/LVDS3B_8N/DQSN50
AD6
DDR4_CK_T
IO_3B_32_AD5/LVDS3B_8P/DQS50
AD5
DDR4_CKE
IO_3B_46_AB10/LVDS3B_1P/DQ48
AB10
DDR4_CS_B
IO_3B_4_AK4/LVDS3B_22P/DQS55
AK4
DDR4_DM0
IO_3A_24_AJ9/CLK_3A_1P/LVDS3A_12P/DQ59
AJ9
DDR4_DM1
IO_3A_10_AP5/LVDS3A_19P/DQ62
AP5
DDR4_DM2
IO_3A_21_AK6/LVDS3A_14N/DQSN60
AK6
DDR4_DM3
IO_3A_37_AE11/LVDS3A_6N/DQ57
AE11
DDR4_DM4
IO_3C_24_W1/CLK_3C_1P/LVDS3C_12P/DQ43
W1
DDR4_DM5
IO_3C_12_AA5/LVDS3C_18P/DQ45
AA5
DDR4_DM6
IO_3C_21_Y9/LVDS3C_14N/DQSN44
Y9
DDR4_DM7
IO_3C_37_V4/LVDS3C_6N/DQ41
V4
DDR4_DQ0
IO_3A_2_AL9/LVDS3A_23P/DQ63
AL9
DDR4_DQ1
IO_3A_8_AP7/LVDS3A_20P/DQS62
AP7
DDR4_DQ10
IO_3A_14_AM6/LVDS3A_17P/DQ61
AM6
DDR4_DQ11
IO_3A_20_AL6/LVDS3A_14P/DQS60
AL6
DDR4_DQ12
IO_3A_12_AP4/LVDS3A_18P/DQ61
AP4
DDR4_DQ13
IO_3A_15_AM5/LVDS3A_17N/DQ61
AM5
DDR4_DQ14
IO_3A_13_AN4/LVDS3A_18N/DQ61
AN4
DDR4_DQ15
IO_3A_19_AL3/PLL_3A_CLKOUT0N/LVDS3A_15N/DQ60
AL3
DDR4_DQ16
IO_3A_27_AJ6/LVDS3A_11N/DQ59
AJ6
DDR4_DQ17
IO_3A_30_AK7/LVDS3A_9P/DQ58
AK7
DDR4_DQ18
IO_3A_29_AH5/PLL_3A_CLKOUT1N/LVDS3A_10N/DQSN59
AH5
DDR4_DQ19
IO_3A_34_AH8/LVDS3A_7P/DQ58
AH8
DDR4_DQ2
IO_3A_0_AN7/LVDS3A_24P/DQ63
AN7
DDR4_DQ20
IO_3A_28_AJ5/PLL_3A_CLKOUT1P,PLL_3A_CLKOUT1,PLL_3A_FB1/LVDS3A_10P/DQS59
AJ5
DDR4_DQ21
IO_3A_31_AK8/LVDS3A_9N/DQ58
AK8
DDR4_DQ22
IO_3A_35_AG8/LVDS3A_7N/DQ58
AG8
DDR4_DQ23
IO_3A_36_AE12/LVDS3A_6P/DQ57
AE12
DDR4_DQ24
IO_3A_38_AF11/LVDS3A_5P/DQ57
AF11
DDR4_DQ25
IO_3A_45_AE8/LVDS3A_2N/DQSN56
AE8
DDR4_DQ26
IO_3A_47_AE9/LVDS3A_1N/DQ56
AE9
DDR4_DQ27
IO_3A_43_AH9/LVDS3A_3N/DQ56
AH9
DDR4_DQ28
IO_3A_39_AG11/LVDS3A_5N/DQ57
AG11
DDR4_DQ29
IO_3A_44_AF8/LVDS3A_2P/DQS56
AF8
DDR4_DQ3
IO_3A_9_AP6/LVDS3A_20N/DQSN62
AP6
DDR4_DQ30
IO_3A_46_AF9/LVDS3A_1P/DQ56
AF9
DDR4_DQ31
IO_3A_42_AH10/LVDS3A_3P/DQ56
AH10
DDR4_DQ32
IO_3C_2_Y1/LVDS3C_23P/DQ47
Y1
DDR4_DQ33
IO_3C_11_Y4/LVDS3C_19N/DQ46
Y4
DDR4_DQ34
IO_3C_0_AB1/LVDS3C_24P/DQ47
AB1
DDR4_DQ35
IO_3C_6_AB2/LVDS3C_21P/DQ46
AB2
DDR4_DQ36
IO_3C_3_Y2/LVDS3C_23N/DQ47
Y2
DDR4_DQ37
IO_3C_7_AB3/LVDS3C_21N/DQ46
AB3
DDR4_DQ38
IO_3C_1_AA1/LVDS3C_24N/DQ47
AA1
DDR4_DQ39
IO_3C_10_Y3/LVDS3C_19P/DQ46
Y3
DDR4_DQ4
IO_3A_3_AL8/LVDS3A_23N/DQ63
AL8
DDR4_DQ40
IO_3C_15_AA9/LVDS3C_17N/DQ45
AA9
DDR4_DQ41
IO_3C_18_W4/PLL_3C_CLKOUT0P,PLL_3C_CLKOUT0,PLL_3C_FB0/LVDS3C_15P/DQ44
W4
DDR4_DQ42
IO_3C_14_AA8/LVDS3C_17P/DQ45
AA8
DDR4_DQ43
IO_3C_17_W7/LVDS3C_16N/DQSN45
W7
DDR4_DQ44
IO_3C_16_W6/LVDS3C_16P/DQS45
W6
DDR4_DQ45
IO_3C_19_W5/PLL_3C_CLKOUT0N/LVDS3C_15N/DQ44
W5
DDR4_DQ46
IO_3C_13_AA6/LVDS3C_18N/DQ45
AA6
DDR4_DQ47
IO_3C_20_Y8/LVDS3C_14P/DQS44
Y8
DDR4_DQ48
IO_3C_30_U3/LVDS3C_9P/DQ42
U3
DDR4_DQ49
IO_3C_33_P1/LVDS3C_8N/DQSN42
P1
DDR4_DQ5
IO_3A_7_AM8/LVDS3A_21N/DQ62
AM8
DDR4_DQ50
IO_3C_27_U2/LVDS3C_11N/DQ43
U2
DDR4_DQ51
IO_3C_35_R2/LVDS3C_7N/DQ42
R2
DDR4_DQ52
IO_3C_32_R1/LVDS3C_8P/DQS42
R1
DDR4_DQ53
IO_3C_34_P2/LVDS3C_7P/DQ42
P2
DDR4_DQ54
IO_3C_31_V3/LVDS3C_9N/DQ42
V3
DDR4_DQ55
IO_3C_36_V5/LVDS3C_6P/DQ41
V5
DDR4_DQ56
IO_3C_44_P4/LVDS3C_2P/DQS40
P4
DDR4_DQ57
IO_3C_39_U5/LVDS3C_5N/DQ41
U5
DDR4_DQ58
IO_3C_45_P5/LVDS3C_2N/DQSN40
P5
DDR4_DQ59
IO_3C_38_U6/LVDS3C_5P/DQ41
U6
DDR4_DQ6
IO_3A_1_AM7/LVDS3A_24N/DQ63
AM7
DDR4_DQ60
IO_3C_43_R3/LVDS3C_3N/DQ40
R3
DDR4_DQ61
IO_3C_47_R4/LVDS3C_1N/DQ40
R4
DDR4_DQ62
IO_3C_42_T3/LVDS3C_3P/DQ40
T3
DDR4_DQ63
IO_3C_46_T4/LVDS3C_1P/DQ40
T4
DDR4_DQ7
IO_3A_6_AN8/LVDS3A_21P/DQ62
AN8
DDR4_DQ8
IO_3A_11_AN5/LVDS3A_19N/DQ62
AN5
DDR4_DQ9
IO_3A_18_AM3/PLL_3A_CLKOUT0P,PLL_3A_CLKOUT0,PLL_3A_FB0/LVDS3A_15P/DQ60
AM3
DDR4_DQS0_C
IO_3A_5_AN9/LVDS3A_22N/DQSN63
AN9
DDR4_DQS0_T
IO_3A_4_AP9/LVDS3A_22P/DQS63
AP9
DDR4_DQS1_C
IO_3A_17_AM2/LVDS3A_16N/DQSN61
AM2
DDR4_DQS1_T
IO_3A_16_AM1/LVDS3A_16P/DQS61
AM1
DDR4_DQS2_C
IO_3A_33_AG7/LVDS3A_8N/DQSN58
AG7
DDR4_DQS2_T
IO_3A_32_AH7/LVDS3A_8P/DQS58
AH7
DDR4_DQS3_C
IO_3A_41_AF10/LVDS3A_4N/DQSN57
AF10
DDR4_DQS3_T
IO_3A_40_AG10/LVDS3A_4P/DQS57
AG10
DDR4_DQS4_C
IO_3C_5_AC2/LVDS3C_22N/DQSN47
AC2
DDR4_DQS4_T
IO_3C_4_AC3/LVDS3C_22P/DQS47
AC3
DDR4_DQS5_C
IO_3C_9_AA4/LVDS3C_20N/DQSN46
AA4
DDR4_DQS5_T
IO_3C_8_AA3/LVDS3C_20P/DQS46
AA3
DDR4_DQS6_C
IO_3C_29_T1/PLL_3C_CLKOUT1N/LVDS3C_10N/DQSN43
T1
DDR4_DQS6_T
IO_3C_28_U1/PLL_3C_CLKOUT1P,PLL_3C_CLKOUT1,PLL_3C_FB1/LVDS3C_10P/DQS43
U1
DDR4_DQS7_C
IO_3C_41_T6/LVDS3C_4N/DQSN41
T6
DDR4_DQS7_T
IO_3C_40_T5/LVDS3C_4P/DQS41
T5
DDR4_ODT
IO_3B_10_AG1/LVDS3B_19P/DQ54
AG1
DDR4_PAR
IO_3B_30_AC9/LVDS3B_9P/DQ50
AC9
DDR4_RESET_B
IO_3B_8_AJ1/LVDS3B_20P/DQS54
AJ1
DDR4_TEN
IO_3B_16_AF1/LVDS3B_16P/DQS53
AF1
# H! J2 V6 w* m+ H) B1 s; M

8 u% {" s% v9 R# Z- ^8 N+ Q$ }
+ O8 t$ |% O6 e  K6 A3 \
' ], |9 F: U7 ?1 X" ]: g! u
9 x) i3 @* I( A' B) R* w9 A3 Y# }% `' e! I! @2 ^. ?' {' {

" }! m0 Y0 l& l; f  E3 Z' w+ k  {% y$ z8 m4 q9 D5 z1 v0 ^" p" c6 B
" a% y* P: ?0 B4 y" l5 Y7 s; I* D* c

" O# _1 }1 r9 g7 I' o# ?# I1 d
7 e5 C+ _% w0 \9 a$ f- B; s  K4 c! V- x: f' }% Q$ P$ m! U% H7 x

7 c  a* Z' E1 a; ]9 {2.3 FPGA BANK接口电平选择
核心板上对外的BANK分别为BANK2A/2J/2K/3D, 这些BANK的IO均支持1.8V/1.2V两种电平可调,默认电平为1.8V。BANK2L, 这些BANK的IO均支持3.0V/2.5V/1.8V/1.2V四种电平可调,默认电平为3.0V。如果需要更换电平,只需要更换对应位置磁珠即可实现调整,核心板BANK电平调节磁珠位置,如下表2-2-3所示。
表2-2-3 BANK电平调节磁珠位号

# o; m2 S6 w$ k# }7 Y5 y1 M1 f
FPGA BANK
+3.0V
+2.5V
+1.8V
+1.2V
BANK2A

! E4 m& U3 M0 r7 b* ^
7 |' [/ ^. `! `  u  F( _
L10
L11
BANK2J

- ?3 `. Q: Q2 b: \. J0 B

; ]: C6 b7 V' |) U/ }" @- O
L12
L9
BANK2K

/ ~) [$ I: J8 C+ }

: q8 U8 {/ n1 R0 o8 _4 V' F% B
L13
L14
BANK3D

- s6 _& H$ h6 U1 \& I. a. M4 x4 I
8 Z" f# ~( `( {) t; Z
L15
L16
BANK2L
L5
L6
L7
L8
5 b5 y# Y2 n# m) x$ Y

, D# S+ N: t* }( y* X5 \5 d6 I6 |9 j
: x3 ^! U! m$ c, y6 l& a  r! C$ h$ ]* F& y* E

4 c2 H5 h( ~7 D% h
. x/ \; x1 H* t) a/ O9 k5 M
$ V. X- p+ w' y. ^$ C+ {' I7 ^8 r; Z# T* i. A; v" ?
+ q, j9 K% V6 ?0 E8 F( K% e
$ J6 j" o  F/ U

( C, y( v  f  [! d& {
# C# `  T0 `1 x1 ?9 ^& u: ^* C5 `# G9 @
2.4 QSPI Flash
开发板配有一片1Gb大小的Quad-SPI Flash芯片,型号为MT25QU01GBBB8E12-0SIT,它使用1.8V CMOS电压标准。由于QSPI FLASH的非易失特性,在使用中,它可以存储FPGA的配置Bin文件以及其它的用户数据文件。

% @2 b, G5 x+ k- ]# o
Part Number
Org
Temperature
MaxClock (MHz)
Package
MT25QU01GBBB8E12-0SIT
1Gbit
-40℃to +85℃
108
TBGA24
4 w0 Z! J) X) |, D5 S( G  n
% _; c/ J' n+ s( g
* Z! J. f+ K9 [! e0 {2 J, r

! `2 C; O- \3 q. m4 h8 j  T3 X
/ _, A4 Y  `1 P' b1 O9 H9 k. T& J) U5 u  A
; S, ~  \/ f3 `; }6 P' `/ q$ d
; E7 B  [. y# F" g3 W

+ O4 T: E) }; N' S2 v: V3 l5 y5 F6 [; H0 A) s0 H

4 u3 X/ i' ], Y9 H2 N/ X) E+ h9 H- C: p, n7 K7 m

6 O! W! H6 m9 ~4 [2 Q! l# t
开发板的QSPI的设计示意图如下图所示:

* K$ k: e$ j7 \) O3 o( y, C0 S; j9 ]9 {; T% Q4 ]; A2 |
QSPI Flash 管脚分配配置表如表 2-2-4 所示。
表 2-2-4 QSPI Flash 管脚配置表
) L" a- H8 f, I) F/ r5 k
' F# Z) l$ z4 }! s  @5 b
2.5 核心板时钟
MP5652核心板为了准确适配不同用途的时钟频率,板载多个时钟源。其中包括100MHz的系统时钟源510KBA100M000BAG CMOS晶振,125MHz的Transceiver差分时钟源SiT9102晶振, 300 MHz的DDR4的外部差分时钟源SiT9102晶振。SiT9102是一款高精度、超低相噪的晶振,非常适合作为高速信号处理系统的时钟源。最后,为了缩短大容量FPGA芯片的下载配置时间,板卡还配有100MHz的初始化时钟源510KBA100M000BAG CMOS晶振,连接CLKUSR 引脚,用户可以配置使用该时钟,配合QSPI×4模式,从而大大提高FPGA的配置效率。
2.5.1 FPGA 系统时钟源
板上提供了一个单端100 MHz 的FPGA 系统时钟源,晶振输出连接到FPGA BANK3D 的全局时钟,这个全局时钟可以用来驱动FPGA 内的用户逻辑电路。该时钟源的原理图如下图所示。
5 F- n* c% g$ J
! c) F( W. k3 Z. y/ E% z8 L
系统时钟引脚分配:

" b! |. \" m" ]  x3 j3 O% u
信号名称
FPGA 管脚位号
SYS_clk
K6

6 |6 @& k5 {* N) v7 `2 D2 l& ]# k, @$ A  W/ q' m) m

0 O! s6 i" S0 b& F) `8 N$ ~' I" n. C( m/ Q+ F% U1 m* {6 r8 O
/ D& J2 O3 o$ [* G# {

3 t* |+ f/ Q) z- C, S) G& A4 e" B% ^) x  G" \8 @
+ z3 v' e+ A1 r  p) A. S# A) e# w! _

+ I. B/ [( }9 E7 g' H* R) w- c- j6 O) @7 e

5 V7 A2 J% P/ `, N6 u& V* z- P1 v, c5 P. p& r
# ]) Q' `! M6 D; i( @

3 }4 {, U, a$ E" _2.5.2 Transceiver时钟
核心板上为Transceiver收发器提供了125MHz的参考时钟。参考时钟连接到BANKGXBL1E。该时钟源的原理图如下图所示。
' w6 _/ v/ t% X, m) B

2 }1 }, c8 d; o; \5 {0 e
BANKGXBL1E时钟源FPGA引脚配置

* V3 n7 O8 x$ E/ b. G
信号名称
FPGA管脚位号
REFCLK_GXBL1E_CHTP_1E_T28
T28
REFCLK_GXBL1E_CHTN_1E_T27
T27
5 L. J) o# I: `/ A1 x

. l7 q% _, J- r# b
! o5 {, _% X5 q# O7 w" A% K: a! {* W
' @$ W8 _9 ^, ?# F/ j
( v  X6 x0 m1 X+ i7 c
, X7 T- b0 J( Q: K$ j+ \
6 n# I! b, L/ {9 W7 z2 i/ W. A# E& P. J

& m8 f. I  r5 r# k# P8 C* m3 h4 U0 `0 ^! `" Q" s1 a

. n( n, Q! ^% p5 H7 S+ F7 U  i8 P+ ^7 w2 U/ @6 f
1 ~7 a" x0 }) `
2.5.3 DDR4外部时钟
板上提供了一个300 MHz的DDR4的外部差分时钟源,型号为SiT9102晶振。SiT9102是一款高精度、超低相噪的晶振,非常适合作为高速信号处理系统的时钟源。该时钟源的原理图如下图所示。
1 _) X: Y6 p; d/ f2 e
' k# ~9 X1 G+ U5 b  M& Q8 Q
DDR4时钟源FPGA引脚配置

, p. P6 G3 I- n% Q# t2 {; `
信号名称
FPGA管脚位号
IO_3B_22_AE2/CLK_3B_0P/LVDS3B_13P
AE2
IO_3B_23_AE3/CLK_3B_0N/LVDS3B_13N
AE3
; a& o) f0 d3 |( c

% K& V0 v- M4 @6 B- u* p* T3 M- F1 L" P

8 `7 i" \% E7 ^2 D. F7 I, E! n" P
0 V: L% r$ C1 v$ I$ b4 @! p" e% l
& s/ }* P$ z& P5 y# b- O" N& A
: O* n4 M( b) j, \1 j

3 A& p3 k9 ^# h3 P- i& G& z) r! H7 u
9 z+ x; R3 V6 w% H% k

; E- _% D# X8 E- w
" e8 [* E( E$ c( U. u7 {& l
% L- \9 {* T/ t- f! z2.5.3 初始化时钟
核心板上还配有100MHz的初始化时钟源,型号为510KBA100M000BAG,输出电平为 CMOS,连接CLKUSR 引脚。该时钟源的原理图如下图所示。

! A/ o6 F' K7 p& s* T7 w# J6 u- P1 C  K8 j  Z) L$ L
初始化时钟源FPGA引脚配置
) q- K0 L+ J" J/ @: }% Z/ p: j
信号名称
FPGA 管脚位号
A10_CVP_100M
AK16

1 K6 ~2 M5 w# r: ?  F
) B! F$ [0 a* W6 u, P- y
/ B) g. B6 W7 y* k+ l7 O/ O3 Z' X# h: e

, H( m. y0 `6 a7 z0 k2 T$ R
, ?# i' m; h* R, [) w
1 t( y. {% l2 W% G2 I  S4 g
( m/ a) o. }% ]6 g; i/ B. Z% `! h& p' r- l

- E6 v) @. T2 k5 R+ E# E: c) p! f( J% F4 e

; F: N. {) ~) E% q5 X  E& ^" G* M5 U6 w0 y; D9 ]2 f
2.6 JTAG调试口
MP5652核心板板载了一个6PIN的贴片JTAG下载调试接口,方便用户单独调试FPGA。
核心板的JTAG接口连接示意如下图所示:
  V" e$ d9 k# [8 l

3 _  M2 z9 O7 n* ^2 M; p1 [ 0 o+ T& Y) J) H/ F: S
- x4 F1 y+ E& F( c4 b; Y) z. K. G
2.7 系统复位
MP5652核心板支持上电复位,复位整个芯片,同时配合按键也为系统提供全局复位信号。
通过按键U1实现全局复位,高电平复位。该管脚接在了BANK 3B的AJ4管脚上。
2 a2 n' r* }+ ?7 R, ]+ ^/ s" G. g1 z

1 ~! O" T) Q5 ~* \! u2.8 LED灯
核心板上有4个红色LED灯,其中1个是DDR4参考电源指示灯,当DDR4参考电源供电正常后,LED指示灯会亮起。1个是电源指示灯(POWER LED),上电成功电源指示灯会亮起。另外还有2个信号指示灯,与FPGA IO管脚直接相连,高电平灯亮。LED灯硬件连接的示意图如下图所示。
9 A( t' _0 ]2 b4 T! {9 V) e

. T% b' H+ b1 P/ r / j, G$ q/ i! |' f
8 s; J5 t- b5 n1 M5 I
2 h- m$ ^; y6 [* y! ?) p
  `' ^) U( h3 c, s( A$ w
2.9 核心板电源
核心板集成电源管理,+5—+12V电源输入通过TI 电源芯片LTM4628 分别产生0.9V和0.95V的两路电源,其中一路为FPGA的核心提供稳定的电源,另一路为Transceiver GXB的VCCRT提供稳定的电源,LTM4628输出电流高达8A,满足FPGA电流需求。+5—+12V电源输入通过TI 电源芯片LTM4622分别产生+1.2V、+1.8V、+2.5V、+3.0V电压,单片LTM4622有两路电源输出,所以需要2片LTM4622。LTM4622为FPGA其他电源、DRR4、晶振、FLASH等供电。+5V电压经过BL1117转换为3.3V直流,为3.3V晶振提供电压。另外电源上电顺序按官方时序要求进行了控制。
核心板供电架构如下图所示:

& n+ T9 ~# b2 H, G' I
/ L$ J4 k0 Z3 t1 o! Z0 \
电源分配如下表:
' k  Y$ R9 ~% V+ c; G" {
电源
供电区域
+0.9V
FPGA INT内核电压、VCCRAM
+0.95
VCCRT、VCCRT GXB
ADJ_VCCIO
FPGA BANK电压可调
+1.8V
FPGA BANK电压、VCCPT、QSPI、晶振等
+1.2V
DDR4、FPGA BANK电压
+2.5V
DDR4、FPGA BANK电压
+3.0V
FPGA BANK电压
+3.3V
晶振
DDR_VTT
0.6V
: L% @  B8 x7 a7 d( x

" u" V: `6 ]2 v4 Q* D3 {) z; b1 f. M2 \" @' j
  z5 ~  a" M/ |1 t7 m6 o6 `
  `) l/ i1 m8 N0 s8 W" \) ^% F
8 g2 p) p- O+ y' d; K/ s

# d: u7 K! c- C. w+ Y
* ^7 t! _; V" C$ S/ V" x. F; c7 t% J4 p3 x

* S' X1 Q8 F2 w
! o0 T7 Q  _5 x6 Z$ u# _9 \. n# R/ S& m" H. ?0 W8 _

0 D+ \7 E- q4 N, W2.11 核心板启动方式
核心板支持两种启动模式,分别是JTAG、QSPI Flash。默认为QSPI Flash启动。
9 C0 h1 d% P, l& r3 S
2.12 连接器管脚定义
核心板一共扩展出4个高速扩展口,使用4个120Pin的板间连接器(J1~J4)和底板连接,连接器使用松下的AXK5A2137YG,对应底板的连接器型号为AXK6A2337YG。其中J1连接JTAG和BANK2A,BANK2J的IO, J2连接BANK2A,BANK2L、BANK3A、BANK3B、BANK3C、BANK3D的IO,J3连接BANK2K和BANK2L的IO和+5V电源,J4连接GXB的收发器信号。
J1连接器的引脚分配

0 T6 i. b8 t$ g  V! x' Y# L
J1管脚
信号名称
FPGA引脚号
J1管脚
信号名称
FPGA引脚号
1
B2A_L21_P
AD19
61
B2J_L12_P
AL27
2
B2A_L19_P
AE16
62
B2J_L2_P
AJ27
3
B2A_L21_N
AE18
63
B2J_L12_N
AL26
4
B2A_L19_N
AE17
64
B2J_L2_N
AH27
5
B2A_L10_P
AL16
65
B2J_L21_P
AJ24
6
B2A_L13_P
AH18
66
B2J_L11_P
AP25
7
B2A_L10_N
AM16
67
B2J_L21_N
AK24
8
B2A_L13_N
AH19
68
B2J_L11_N
AN25
9
GND

. j5 V) t7 A* F. W: k6 R! e
69
GND

3 N& ?; k( k; C& ~
10
GND

) f: \7 j4 U5 ^0 @
70
GND
% e7 N: a/ {, s2 N8 q" T. ~
11
B2A_L16_P
AJ17
71
B2J_L7_P
AN27
12
B2A_L15_P
AG17
72
B2J_L14_P
AL24
13
B2A_L16_N
AK17
73
B2J_L7_N
AM27
14
B2A_L15_N
AH17
74
B2J_L14_N
AL25
15
B2A_L8_P
AM17
75
B2J_L18_P
AN20
16
B2A_L20_P
AG16
76
B2J_L8_P
AP26
17
B2A_L8_N
AN17
77
B2J_L18_N
AP20
18
B2A_L20_N
AF16
78
B2J_L8_N
AP27
19
GND
' ^( L% L, k- C' x" o, p* S/ s% f9 y  G
79
GND
2 _3 N" l( V9 z9 `% f
20
GND
! x5 ]* c4 v7 b: n
80
GND

, d% n$ C6 U9 ?& X$ M; w0 t
21
B2A_L2_P
AP16
81
B2J_L17_P
AM23
22
B2A_L7_P
AM18
82
B2J_L9_P
AK27
23
B2A_L2_N
AP17
83
B2J_L17_N
AN23
24
B2A_L7_N
AN18
84
B2J_L9_N
AK26
25
B2A_L3_P
AN15
85
B2J_L23_P
AL23
26
B2A_L12_P
AM15
86
B2J_L16_P
AM22
27
B2A_L3_N
AP15
87
B2J_L23_N
AK23
28
B2A_L12_N
AL15
88
B2J_L16_N
AN22
29
GND
/ @5 a1 h5 U* V" r' y
89
GND
, T6 T2 k* B6 C/ O, z; e
30
GND

" W  ^1 K# `. P$ p
90
GND

1 W! B' o& V% ~* R4 f
31
B2A_L4_P
AN13
91
B2J_L13_P
AN24
32
B2A_L14_P
AJ14
92
B2J_L6_P
AC24
33
B2A_L4_N
AM13
93
B2J_L13_N
AP24
34
B2A_L14_N
AH14
94
B2J_L6_N
AD24
35
B2A_L6_P
AN14
95
B2J_L24_P
AJ22
36
B2A_L9_P
AL14
96
B2J_L10_P
AM25
37
B2A_L6_N
AP14
97
B2J_L24_N
AK22
38
B2A_L9_N
AK14
98
B2J_L10_N
AM26
39
GND

1 x( Y' Q% {0 s6 J8 P0 R1 x0 [
99
GND

# ?1 ^1 ~8 {9 }
40
GND
- f" P4 X8 Y- x3 v
100
GND

. `1 i, N, T  r, q' s; M& n
41
B2A_L1_P
AL13
101
B2J_L3_P
AJ26
42
B2A_L17_P
AJ15
102
B2J_L1_P
AE24
43
B2A_L1_N
AK13
103
B2J_L3_N
AH26
44
B2A_L17_N
AH15
104
B2J_L1_N
AD25
45
B2A_L5_P
AN12
105
B2J_L22_P
AH23
46

" R& b6 `. H" [4 w
: z" X1 ^- ~( x. J  r+ ]4 {& A
106
B2J_L20_P
AF23
47
B2A_L5_N
AP12
107
B2J_L22_N
AH24
48
! F( V4 B. G! s9 r- O* @
/ H& D7 c5 a1 D3 ~$ o
108
B2J_L20_N
AG23
49
GND
! M8 N, ^, e* _) [, x0 z* _: k
109
GND

5 ~2 D7 j* g  M$ k: l% A' [; j  X
50
GND
2 L: T! m3 s( ?( S
110
GND
% X) @: _7 r" ~( ~3 H: u! Z* M1 d
51
B2J_L4_P
AG25
111
/ R+ A1 J+ m/ x0 `' g2 \% v
  c# d" U2 h0 c$ O5 ]
52
B2J_L5_P
AJ25
112
A10_JTAG_TCK
AH12
53
B2J_L4_N
AF25
113

8 H: T" Y  @6 o/ x1 W( _) W
# o# F$ h7 B4 @* `! Q
54
B2J_L5_N
AH25
114
A10_JTAG_TMS
AL10
55
B2J_L15_P
AP21
115
3 R- G3 E+ ?/ O8 _

9 E! A) t/ `% c6 F
56
B2J_L19_P
AF24
116
A10_JTAG_TDO
AJ12
57
B2J_L15_N
AP22
117

0 g5 g3 C4 [2 C, B
! t( J& O1 Y: X8 O0 w3 ^$ H: ^
58
B2J_L19_N
AE23
118
A10_JTAG_TDI
AH13
59
GND
$ \6 ?2 a* ?2 c' L3 d6 q
119
GND
+ v6 w8 k. c0 e$ L2 D: N6 ~+ n
60
GND

1 ]( [& W" `& f
120
GND

- w2 @. J, t2 F9 l  R( w) G8 X
8 ^2 [  O: K8 m; L
3 V& J  T( m; v8 y, N" r) M2 \
( T& o1 ?9 `4 h  u5 k

, x- D# X! j  Z5 {5 ?4 S9 `2 _9 [4 D* X$ `
* F! S+ @- j# j/ x3 U- r

9 ^* ~& D2 [4 V9 H4 a
$ P' n7 Y+ a+ v1 P7 Y& o+ o1 Y- v
* M  t' ]% L7 {  r+ _. J  |) _/ \; ]0 Q+ ^: Y
' J$ m  m8 J3 j

, m7 f, [% `, ^" A4 F; {/ {. R
+ m' k, A( l! a
J2连接器的引脚分配
. p1 y- S" |) R8 P7 T7 ]6 D
J2管脚
信号名称
FPGA引脚号
J2管脚
信号名称
FPGA引脚号
1
B2L_3
L18
61
4 ?; J8 I( @4 S/ ?
  w5 J2 L% Y. N+ g" v( v
2
: E* o1 F& D& y" m, `7 g2 ~4 N0 a
+ c' V+ |6 c" g, X9 G* a) o
62

$ D, N( l' u6 u% ]/ _% y- Z% o

8 R7 R* b3 o" W
3
B2L_2
K18
63
2 e4 F( |- e; n1 _2 G$ O

& ]8 Y% s/ c- L% R2 i
4

; Y: Z* f0 h4 X6 ^
; x4 X. E% ?* U, z+ u" ^
64
0 W) _9 ~9 K7 d0 `  e( a% P7 ~

, P1 }& b) R. R7 P1 C
5
B2L_1
M18
65

) X4 e/ Z0 ^7 v. H. u. y9 t
2 o" j8 [) v6 W5 w/ @$ ^
6
B3D_L1_P
T9
66

( `! S& w1 }! j  o" W) P
0 _, I' r) ~7 T$ y" B
7
B2L_0
M17
67
' w, T* L* ]" f( c

  O* m& S, E9 n3 Y# O$ }
8
B3D_L1_N
R9
68

: d& Y& e8 [2 h) p( V; o
: v" ]& H0 Q- |. l
9
GND

5 y3 [1 E" f! y  N  c, {
69
GND

* Q" R7 Y  j, t2 L3 B# D: p
10
GND
. Z/ C+ v* I; w  W! U# K
70
GND
0 {" y* S+ y& D7 V( w
11
. d: p4 _3 m4 T" c2 e5 p  V* e
0 @" B- ?2 |* o
71
B3D_L3_P
V7
12
B3D_L24_P
M1
72
B3D_L23_P
K1
13
& L! z" i3 }8 m! C; a
2 E' J9 ^6 C* |; K- |# C0 H; Z
73
B3D_L3_N
U7
14
B3D_L24_N
L1
74
B3D_L23_N
K2
15

$ r' O* u, r0 e1 L% z1 C
# a2 I/ Z( j1 R4 X+ C' R9 a5 ^6 `
75
B3D_L21_P
L3
16
: O, a' X  b; ?8 p: n
! |) H. P7 _( E6 J; n
76
B3D_L22_P
J1
17
) y  C1 i- |! ?; ]* ^+ ~. r! }
3 _1 M) N+ N; ]: X
77
B3D_L21_N
K3
18

5 W) O' M3 F, L- N9 b6 Z
9 |" F: L$ B( Q& C( q# Z
78
B3D_L22_N
J2
19
GND

4 x+ h5 I5 S' d0 s3 f
79
GND
) `, r( t, w9 p! `
20
GND

/ T7 O$ S3 ]7 v; G  P5 I4 k4 Q& a
80
GND

1 H) B; V2 j* F1 ?& t0 U
21
B3D_L2_P
U8
81
B3D_L20_P
N2
22
B3D_L6_P
W10
82
B3D_L19_P
M2
23
B3D_L2_N
T8
83
B3D_L20_N
N3
24
B3D_L6_N
W9
84
B3D_L19_N
M3
25
B3D_L10_P
N8
85
B3D_L8_P
N7
26
B3D_L5_P
V9
86
B3D_L18_P
L4
27
B3D_L10_N
M8
87
B3D_L8_N
P7
28
B3D_L5_N
V8
88
B3D_L18_N
K4
29
GND
/ _* T$ o5 A% b
89
GND
0 W8 i1 h! J' c& x8 t7 i3 G4 @
30
GND

1 \7 K( f5 M: I% X$ K
90
GND

- Y( M$ h2 m# e5 F. @/ t
31
) z# Y' G' a6 R) L% J9 @" D

- R! {" m! w  [0 v- }0 A
91
B3B_L2_P
AD2
32

9 `( t  j5 j& h% p+ v" `# ?

# T; N, R) n" \  _- P% Z  @
92
B3C_L13_P
Y6
33

# ]/ H3 A: a  L( E8 _$ w  e( u

' F2 w: D1 t6 y, x) C7 l1 R" X6 O6 O4 {
93
B3B_L2_N
AD1
34

0 O/ A, B, H! P

. A7 G: u7 w( h5 Y6 O7 Q: o1 O
94
B3C_L13_N
Y7
35

7 q4 U8 O" w  z5 l+ C5 ]  f

+ o' i0 o, W, D0 D; u* ~" u. E
95
B3D_L12_P
R6
36
: I0 G* f% L( @* Y

4 q: [) P* f( A) `! D
96
& _8 C- b7 s' k7 t8 W, S+ t( ~
8 f- @: z4 W4 e8 x/ m
37
- F2 O; v( x/ i0 H  x! ?" b( C$ h& J
& _  R2 L8 x: O% D" J8 s
97
B3D_L12_N
P6
38

  ?% B; F" J  c2 o$ O! z$ P' k
% P& A7 J. ]! M" b# `* b# w1 \
98

# y% }1 x' J1 @/ c

; x( V/ S. t! u
39
GND

- r" [% V3 B& o. V
99
GND

3 b4 {8 ^' @* X  F5 _
40
GND
( A/ _" X7 \7 l( H) h( k9 r
100
GND

, z. z" V8 a2 s2 x* i6 e8 G, ^' N5 C
41
B3D_L16_P
J4
101
B3B_L7_P
AD7
42
B3D_L4_P
U10
102
B3B_L24_P
AL1
43
B3D_L16_N
J5
103
B3B_L7_N
AC7
44
B3D_L4_N
T10
104
B3B_L24_N
AK1
45
B3D_L14_P
M6
105
B3B_L12_P
AD10
46
B3D_L15_P
M5
106
B3B_L23_P
AK2
47
B3D_L14_N
M7
107
B3B_L12_N
AD11
48
B3D_L15_N
L5
108
B3B_L23_N
AJ2
49
GND

. j2 A1 z) |' Q  ?
109
GND
5 e0 u3 D6 o" B8 b
50
GND

& d* r$ Q3 ]1 m+ [2 ]
110
GND

! C4 D+ H+ [4 E* ?
51
B3D_L17_P
N4
111
B2A_L23_P
AF18
52
B3D_L9_P
R8
112
B3A_L13_P
AL5
53
B3D_L17_N
N5
113
B2A_L23_N
AG18
54
B3D_L9_N
R7
114
B3A_L13_N
AL4
55
B3D_L7_P
N9
115
B2A_L22_P
AF19
56
B3D_L11_P
K7
116
B2A_L24_P
AC17
57
B3D_L7_N
P9
117
B2A_L22_N
AE19
58
B3D_L11_N
L8
118
B2A_L24_N
AD17
59
GND
4 O; W9 k. X  G" F4 e
119
GND

' h6 d! }8 A  X* b0 l- A$ f
60
GND

* c  \+ c3 z( O' c6 g, F2 A! ^* }
120
GND

4 Q( a6 X% D' H0 D1 d% B9 t' T

4 S  w. P: Q% u$ o0 q$ v7 O# }
" W1 D* ~5 h% A) D; @- D- z6 _5 k9 Z' a! b
1 Q0 ?; Y8 ~: O1 @
( J' M, y* F9 i! X7 a/ r8 Y

! S6 q- s& S- T" {  e/ A
( E4 S9 t8 ~0 r% f* w3 P/ @6 g! ~1 E; v4 g& Q1 D/ g6 Q

) b9 t( L. k2 V% e) W4 a4 t
: \8 u- E2 R' t7 `5 |0 V$ D% k* @4 h4 i4 e! l$ I4 i1 _
& y4 q9 S  e) a4 w
2 M# ~0 w3 }+ y

+ o. q7 E+ I5 ~( G
J3连接器的引脚分配
' g4 y* y8 ^/ U  f1 Z
J3管脚
信号名称
FPGA引脚号
J3管脚
信号名称
FPGA引脚号
1
B2K_L19_P
K23
61
B2L_15
H17
2
B2K_L24_P
M24
62
B2L_8
K19
3
B2K_L19_N
K22
63
B2L_12
J20
4
B2K_L24_N
L24
64
B2L_14
J17
5
B2K_L15_P
H24
65
B2L_21
G17
6
B2K_L23_P
K24
66
B2L_26
G20
7
B2K_L15_N
H23
67
B2L_36
C18
8
B2K_L23_N
J24
68
B2L_30
F19
9
GND
5 ]* {. L7 m6 Q
69
GND

) e* f' _9 [8 _" L4 P
10
GND
/ z+ }) ?+ D+ ~
70
GND

6 F& R/ K% f/ n) ]; P$ I1 y8 }
11
B2K_L17_P
G23
71
B2L_20
F18
12
B2K_L2_P
B26
72
B2L_37
D17
13
B2K_L17_N
G22
73
B2L_31
E19
14
B2K_L2_N
A26
74
B2L_45
B20
15
B2K_L13_P
G26
75
B2L_47
D19
16
B2K_L20_P
L23
76
B2L_39
B18
17
B2K_L13_N
F26
77
B2L_46
C19
18
B2K_L20_N
M23
78
B2L_38
A18
19
GND

/ U3 e5 s0 t/ X# [0 W+ h% _7 u; S
79
GND
6 i. [5 C3 U& ?2 T- M
20
GND
8 B9 {% G# w8 q  W0 Q1 w
80
GND
5 l( j$ ~, h9 M* O
21
B2K_L8_P
E26
81
B2L_40
A19
22
B2K_L3_P
C27
82
B2L_43
A21
23
B2K_L8_N
D26
83
B2L_41
A20
24
B2K_L3_N
B27
84
B2L_44
B21
25
B2K_L12_P
E23
85
B2L_28_PLL_1P
E21
26
B2K_L4_P
C24
86
B2L_24_L1_P
E17
27
B2K_L12_N
E24
87
B2L_29_PLL_1N
D21
28
B2K_L4_N
D24
88
B2L_25_L1_N
E18
29
GND

5 x! r2 u' f8 |; o) ?0 Y3 o" p' V
89
GND

, S: m5 Y0 O( D2 e: k
30
GND

3 Z4 W' ~6 r2 ~5 ?" j
90
GND

: F# u. i0 Y' _" ?1 t9 Z' A) x
31
B2K_L22_P
K25
91
B2L_22_L0_P
J19
32
B2K_L18_P
H27
92
B2L_18_PLL_0P
G18
33
B2K_L22_N
J25
93
B2L_23_L0_N
H19
34
B2K_L18_N
G27
94
B2L_19_PLL_0N
H18
35
B2K_L14_P
H22
95
B2L_42
B22
36
B2K_L7_P
D25
96
B2L_33
C22
37
B2K_L14_N
J22
97
B2L_34
C20
38
B2K_L7_N
C25
98
B2L_16
G21
39
GND
1 Z" P9 _1 e6 ]5 G" |, T
99
GND
4 F- ~. z' E  T& e
40
GND
$ ?) b) D1 ?  @! `" d, |* g% Q
100
GND
- X7 s, b9 s2 C" \) [1 G+ {' F
41
B2K_L9_P
E22
101
B2L_35
D20
42
B2K_L10_P
E27
102
B2L_13
H20
43
B2K_L9_N
F23
103
B2L_17
F21
44
B2K_L10_N
D27
104
B2L_7
J21
45
B2K_L16_P
H25
105
B2L_32
D22
46
B2K_L6_P
A23
106
B2L_6
K21
47
B2K_L16_N
G25
107
B2L_27
F20
48
B2K_L6_N
A24
108
B2L_11
M20
49
GND
( ]) J* o* @) ~; }
109
GND
3 x7 m9 T- _* v- U! Q" S7 f
50
GND

8 ]" S2 \* b% n& W+ V
110
GND

9 \. F0 G6 {1 ?$ s; x; U. m
51
B2K_L1_P
B23
111
POWER

$ j: v( @* E* ^) l+ A8 L5 [
52
B2K_L21_P
J27
112
POWER

) T4 P3 R7 Z8 n' K/ N# y/ M
53
B2K_L1_N
C23
113
POWER

* s6 D' W/ F9 ~# ^. ?
54
B2K_L21_N
J26
114
POWER

& h: X8 @9 E- `  e- c
55
B2K_L11_P
F25
115
POWER
' R- a4 j$ R7 h- u- t+ w, ]
56
B2K_L5_P
B25
116
POWER

% F! |- P  K$ g, \/ x; c* q+ `1 _( R
57
B2K_L11_N
F24
117
POWER

! \! j; N2 a* k  f3 m) D
58
B2K_L5_N
A25
118
POWER

+ v: F  m: S& ?, T
59
GND
/ e/ F! @5 _8 w+ \" O, H/ V5 Q" c
119
POWER

+ h& g% \+ I4 {+ C9 b
60
GND
: `, |; T  _) l% H2 I7 a
120
POWER

4 p$ r4 |3 n) B+ M
: g% }# a  g# Z/ {! p8 S" }1 V
3 F7 Z7 \: x6 H# V0 I6 n4 b$ \

- F6 A$ ^4 T+ S& s! k/ r( d: x7 @- R* n1 j. a1 G6 O& g. i

) H3 v% O- ?' D! K2 }: J" _- A9 r# Q) _$ y+ f

% J( p$ K; |* c+ n) \! L" Q: x+ R; n& V7 Z* i

& }* f7 t- u: Z$ l
; r3 w2 y7 I5 O, x6 _1 ?
8 M' K$ i2 L( Q; @/ n# S! W" m

  z3 C4 s. ?0 L$ l1 Z3 s. z
. {: V+ U6 r) p6 v3 ~8 F- G
J4连接器的引脚分配

7 N) ~. Y& R, k1 c( ~
J4管脚
信号名称
FPGA引脚号
J4管脚
信号名称
FPGA引脚号
1
B1F_CLK1_P
M28
61
B1D_CLK1_P
Y28
2
B1F_RX0_P
L30
62
B1D_TX1_P
AG34
3
B1F_CLK1_N
M27
63
B1D_CLK1_N
Y27
4
B1F_RX0_N
L29
64
B1D_TX1_N
AG33
5
GND

& @) I$ R; P8 v' N- c
65
GND

7 F/ m$ U5 P# J  `
6
GND

: g! M) q$ m# o- R8 L
66
GND

* C& N3 Z( @1 n/ ?3 b
7
B1F_RX5_P
C30
67
B1D_RX0_P
AC30
8
B1F_TX0_P
E34
68
B1D_TX0_P
AJ34
9
B1F_RX5_N
C29
69
B1D_RX0_N
AC29
10
B1F_TX0_N
E33
70
B1D_TX0_N
AJ33
11
GND

" F  R4 ~+ w  y. F
71
GND

! R* |! q# ?$ b
12
GND

) k6 n. w* d% O' O. R+ ]8 T
72
GND
# `( T1 p% e- m9 |1 A: K
13
B1F_TX4_P
D32
73
B1D_CLK0_P
AB28
14
B1F_RX4_P
E30
74
B1D_RX4_P
W30
15
B1F_TX4_N
D31
75
B1D_CLK0_N
AB27
16
B1F_RX4_N
E29
76
B1D_RX4_N
W29
17
GND
- a! l# x7 v. `0 c8 Y
77
GND
, G, ?- G. a* |6 N/ `
18
GND

! @/ \! Y, s6 C$ r
78
GND
9 M. X( S9 {7 v* g" y
19
B1F_TX5_P
B32
79
B1D_RX1_P
AB32
20
B1F_TX1_P
C34
80
B1D_TX4_P
AA34
21
B1F_TX5_N
B31
81
B1D_RX1_N
AB31
22
B1F_TX1_N
C33
82
B1D_TX4_N
AA33
23
GND
' l; `" d. x% Q8 p9 F
83
GND
8 u" C/ C8 B  d7 o% I7 W6 F2 M
24
GND
) {3 x1 i0 U3 q, V: T0 E
84
GND

1 l  v8 I) o! u( R. v
25
B1F_CLK0_P
P28
85
B1D_RX5_P
V32
26
B1F_RX1_P
K32
86
B1D_TX5_P
W34
27
B1F_CLK0_N
P27
87
B1D_RX5_N
V31
28
B1F_RX1_N
K31
88
B1D_TX5_N
W33
29
GND
- |0 F7 B; N3 u
89
GND
9 B& Q& b, @% z
30
GND
$ f! }# i' N* f* q& j7 H6 J8 U
90
GND
% P6 o: M' H! b3 T5 j- X
31
B1E_RX0_P
U30
91
B1C_TX4_P
AN34
32
B1E_TX0_P
U34
92
B1C_CLK1_P
AD28
33
B1E_RX0_N
U29
93
B1C_TX4_N
AN33
34
B1E_TX0_N
U33
94
B1C_CLK1_N
AD27
35
GND
( ?& b# y5 H3 ^. _. \" Y. F
95
GND

) ^! U8 o% O% k3 x! N  Z
36
GND
9 i% G9 N- e( _: S* a  E" g
96
GND

% ~0 ^5 O2 e3 k" s+ W- m
37
B1E_RX1_P
T32
97
B1C_TX5_P
AL34
38
B1E_TX4_P
J34
98
B1C_RX1_P
AJ30
39
B1E_RX1_N
T31
99
B1C_TX5_N
AL33
40
B1E_TX4_N
J33
100
B1C_RX1_N
AJ29
41
GND

& ~1 x2 b* Z6 T
101
GND
: x% V: w% o3 [4 h) T; q0 F) m/ r
42
GND

- r( p7 t: `4 M" A5 |" e3 X) f
102
GND

+ {7 S, W* ~9 j" v# N& J" p
43
B1E_RX4_P
N30
103
B1C_TX0_P
AP32
44
B1E_TX5_P
G34
104
B1C_CLK0_P
AF28
45
B1E_RX4_N
N29
105
B1C_TX0_N
AP31
46
B1E_TX5_N
G33
106
B1C_CLK0_N
AF27
47
GND

5 Q. G1 S9 V% J# ^: E9 F. I
107
GND

9 O* x' l: E: L( E8 `3 \) K
48
GND

& y( C) A: w" v. N" {
108
GND

% a0 o  T/ U- I5 l* u! \
49
B1E_TX1_P
R34
109
B1C_TX1_P
AM32
50
B1E_CLK0_P
V28
110
B1C_RX4_P
AE30
51
B1E_TX1_N
R33
111
B1C_TX1_N
AM31
52
B1E_CLK0_N
V27
112
B1C_RX4_N
AE29
53
GND
% Z% e8 x( z) _+ l! n/ d2 ?6 L# I
113
GND
" }! i8 L$ S, T2 l/ ?9 T
54
GND
# Z- t; `" @4 o( E4 n& f8 l
114
GND

4 _) v) j1 j% E  K; Y2 O
55
B1E_RX5_P
M32
115
B1C_RX0_P
AL30
56
5 D4 `1 }  u/ _6 [+ u  g

$ n  D7 Q6 ]6 K/ @
116
B1C_RX5_P
AD32
57
B1E_RX5_N
M31
117
B1C_RX0_N
AL29
58
3 w" d7 a. `$ Q% {9 ]7 Q4 Z! c4 I5 j

! X& P, \5 n7 e9 x9 h7 i/ D5 o
118
B1C_RX5_N
AD31
59
GND

% S5 d$ D7 \& S5 W
119
GND

! Z7 E" L* n7 |: I; P
60
GND

3 `! K# t; s  L! U5 s$ N
120
GND
# d5 C$ O+ a  l( }  s9 W6 r/ X
- R: ^, w* i! P2 u9 x  F

6 l! H/ j; E, ^% i6 U; y- A
+ `: \8 f' ^2 M* K$ }
7 K- U7 f6 c$ u+ J7 Q, f) R. V2 V3 F9 |3 f1 B5 f# X; r9 C
; Q$ w7 W, Z7 T

  Q+ e% c# C9 I) w2 r& Z
# J; r  _% k4 }9 L' Z+ _! k  g6 [8 [3 G  m3 i! V: T" A
) Q5 p- A8 P7 s/ ^# Z$ F$ h% v" d

) `5 p) `3 o- f. ~7 }7 `+ x, B4 S  r& K( q2 b* w; I/ x
& |! U5 z' B% V1 w* |# R: \* P) o" x
一、 底板设计注意事项3.1电源部分PCB设计
电源输入需要铺铜皮连接,打足够的过孔保证通电流能力,但电源电压较高,干扰较大,在保证通流的条件下不要让这个铜皮更大,以免干扰其他信号。GND管脚需要连接到地平面上,且一个地管脚需要打两个过孔,保证通流和充分连接。
3.2高速接口布局走线3.2.1千兆以太网:
与RJ45端连接的信号需要保持等长,RGMII接口的TX部分与RX部分需要单独保持等长。
3.2.2 HDMI接口
HDMI接口信号需要走差分,且差分之间需保持等长控制。
3.2.3 其他高速接口
依据接口规范控制。
3.3 LVDS信号
模组的BANK电平可以在+1.8V、+1.2V电平之间选择,默认为+1.8V电平。底板的LVDS信号走线需做差分/阻抗控制处理,并且差分之间保持等长。
3.4 GXB信号走线
GXB走线需要考虑的问题比较多,对于有疑问的用户可以联系客服接入技术支持。

* D$ J% c$ ]! I! p. X5 u2 Q
- {' C, j* X+ `; A

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