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FPGA的时序约束的概念和基本策略?

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发表于 2022-12-21 10:31 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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FPGA的时序约束的概念和基本策略?' F! z$ ?3 Q0 W

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2#
发表于 2022-12-21 11:25 | 只看该作者
时序约束:周期约束,偏移约束,静态时序路径约束三种。通过附加时序约束可以综合布线工具调整映射和布局布线,使设计达到时序要求。

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3#
发表于 2022-12-21 13:32 | 只看该作者
附加时序约束的一般策略是:
! P) N  J' y5 W6 c% h先附加全局约束,然后对快速和慢速例外路径附加专门约束。附加全局约束时,首先定义设计的所有时钟,对各时钟域内的同步元件进行分组,对分组附加周期约束,然后对FPGA/CPLD输入输出PAD附加偏移约束、对全组合逻辑的PAD TO PAD。

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4#
发表于 2022-12-21 14:02 | 只看该作者
 路径附加约束。# v' P; h7 N; Z1 K7 z. W
附加专门约束时,首先约束分组之间的路径,然后约束快、慢速例外路径和多周期路径,以及其他特殊路径。
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