在verilog里always和 initial的区别是什么？

I_believe

module tb_fulladder;
wire SUM,C_OUT;
reg A,B,C_IN;
fulladder m1(.sum(SUM),
.c_out(C_OUT),
.a(A),
.b(B),
.c_in(C_IN));
+ L% C( S9 L7 p7 h, `; pinitial
begin
, V" n4 S) b4 jA=1'd0;B=1'd0;C_IN=1'd0;
6 Y' u4 b, }+ }  l#5 A=1'd1;B=1'd1;C_IN=1'd1;
#5 A=1'd0;B=1'd1;C_IN=1'd1;
#5 A=1'd1;B=1'd0;C_IN=1'd0;
#5 A=1'd1;B=1'd1;C_IN=1'd0;

- h0 h; U) y" y( h. Bend
endmodule
6 b% W+ l) ?: P( R9 z这为什么用 initial
  n7 ~- F- H0 ^; p, R8 s) [

peerless2021

verilog描述的是硬件电路。所以initial语句只能用在仿真时测试平台testbench中。
& K2 P8 s( Y( R$ d+ `% C可以使用状态机来描述。
具体步骤如下：
1.根据功能画出状态转换图
9 o1 h; W. U' A2.参考状态机写法，将你的图用verilog实现
3.按要求编写仿真平台testbench
, S( j3 p- U- e3 \4 l+ ^/ ^  E4.状态机和测试平台编译通过后使用quartus或ISE调用modelsim仿真
' |4 F4 k4 y0 R# D5.仿真通过，设计完成。

R_myself

initial块内的语句从上到下只执行一次 不符合电路的运行模式 所以是不可综合的 它一般用来仿真时赋值；你这个代码里面的initial就是用来给输入赋值测试你这个全加器的。。
6 z7 @7 a' r; Y- v2 `: }' S( {always块内的语句是反复执行的 一般写成类似于 always @ (posedge clock or negedge reset) 或 always @ (*)的形式写成时序或组合逻辑

I_believe

R_myself 发表于 2022-11-22 15:09
initial块内的语句从上到下只执行一次 不符合电路的运行模式 所以是不可综合的 它一般用来仿真时赋值；你这 ...

请问initial既然只执行一次，那还要了干嘛？
# @' ]/ Z6 _, w: `  t  a

R_myself

仿真 初始化各种数据啊 比如说 你这个程序 每隔五个时钟 改变一下输入 测试输出是否正确 基本上就是这么用的