在verilog里always和 initial的区别是什么？

I_believe

module tb_fulladder;
wire SUM,C_OUT;
! L% X, x# s* x1 p6 Breg A,B,C_IN;
) w6 M/ W) s+ t* mfulladder m1(.sum(SUM),
.c_out(C_OUT),
0 |# W0 @, W5 v: v) Q" Z6 ^.a(A),
.b(B),
.c_in(C_IN));
2 `' B9 p% m  C. w% Einitial
/ k" R4 m+ K; c/ Ibegin
( A% r$ T- @: {  D6 IA=1'd0;B=1'd0;C_IN=1'd0;
/ M" r; d' c6 H5 t, O0 ^$ O5 H#5 A=1'd1;B=1'd1;C_IN=1'd1;
#5 A=1'd0;B=1'd1;C_IN=1'd1;
' b5 f. Y2 Q' I- l4 E#5 A=1'd1;B=1'd0;C_IN=1'd0;
( X+ [  S- N' T. S3 p1 r#5 A=1'd1;B=1'd1;C_IN=1'd0;

) k1 Z- |0 \2 H, j1 [5 M4 aend
9 Y0 B2 D3 u0 U7 b) g, k8 gendmodule
: I/ h3 @- h" y  @6 H0 z. a这为什么用 initial
( h2 |4 p0 D$ ?# \! v. Z% W0 L4 Y

peerless2021

verilog描述的是硬件电路。所以initial语句只能用在仿真时测试平台testbench中。
可以使用状态机来描述。
具体步骤如下：
1.根据功能画出状态转换图
3 h& a$ G. y6 P2 x' N1 Y0 |6 h2.参考状态机写法，将你的图用verilog实现
3.按要求编写仿真平台testbench
2 n; w3 Z8 l  B8 U1 U% u4.状态机和测试平台编译通过后使用quartus或ISE调用modelsim仿真
5.仿真通过，设计完成。

R_myself

initial块内的语句从上到下只执行一次 不符合电路的运行模式 所以是不可综合的 它一般用来仿真时赋值；你这个代码里面的initial就是用来给输入赋值测试你这个全加器的。。
: y% I# y7 h! d2 Balways块内的语句是反复执行的 一般写成类似于 always @ (posedge clock or negedge reset) 或 always @ (*)的形式写成时序或组合逻辑

I_believe

R_myself 发表于 2022-11-22 15:09
initial块内的语句从上到下只执行一次 不符合电路的运行模式 所以是不可综合的 它一般用来仿真时赋值；你这 ...

8 h: N% F) q* {/ d& V0 G请问initial既然只执行一次，那还要了干嘛？

R_myself

仿真 初始化各种数据啊 比如说 你这个程序 每隔五个时钟 改变一下输入 测试输出是否正确 基本上就是这么用的