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CPLD 使用 EPF10K20TI144-4,无法实现任何功能

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发表于 2022-11-22 10:18 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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制作了一块试验板, cpld 使用 EPF10K20TI144-4. 用 max+plus II 10. 1 编程, 完成后, 下载至片子内, 经过几次下载尝试(一直提示 configuration failure: SRAM load unsucessful), 直至提示“configuration complete”——这应该是表示下载成功吧, 可是片子却无法实现任何功能(连最基本的一个或门都无法实现)——不起任何作用, 我使用 TQFP-144 的适配座放置 EPF10K20TI144. 现在有几个问题:1编 译 前 选 择 的 是 EPF10K20TC144-3 芯 片 ( max+plus II 的 器 件 库 中 没 有EPF10K20TI144-4), 有没有关系?也用 EPF10K10TC144-4 试过, 也是可以下载但无法实现功能. ; K) |% q$ s7 B3 s4 W' O
2为什么要下载很多次才能成功, 下载线是自己制作的?* q' F  K  @5 p0 |9 E2 h9 b
3将 MSEL0、MSEL1、nCE、专用输入脚、专用时钟脚接地, 其它非 I/O 引脚悬空, 是否还有些引脚需要接地或 VCC?- ~) ^/ d" m8 v7 p  l
4如果因为 TQFP-144 适配座一些触点与 CPLD 引脚接触不好导致一些 VCCIO,VCCINT、GNDINT、GNDIO 或其它一些非 I/O 引脚悬空, 会出现什么结果?
6 I% N$ H) ~0 M! h3 j% O3 C( e4 N5如何才能使 CPLD 实现功能?
, g# |8 A6 v& t( b( ~
2 N  {$ E. ?& T) x

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2#
发表于 2022-11-22 11:19 | 只看该作者
很有可能是加载电路有问题, 请参照 Altera 的 AN116 文件的加载电路图仔细核对, 特别注意和 CPU 相连的加载控制管脚。

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3#
发表于 2022-11-22 13:09 | 只看该作者
第一:编译芯片选择与速度等级无关。
- C  A. f0 N; J$ Y二:可以检测 conf_done 信号是否拉高。

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4#
发表于 2022-11-22 13:49 | 只看该作者
在常用的 PS 和 JTAG 加载模式时除了 MSEL0, MSEL1, nCE, 没用的专用输入脚, 专用时钟脚应该接地 , data0, nconfig, dclk, nstatus, conf_done 都应该上拉, 这些管脚不上拉很可能是导致你加载不成功的原因。

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5#
发表于 2022-11-22 13:53 | 只看该作者
如果因为 TQFP-144 适配座一些触点与 CPLD 引脚接触不好导致一些 VCCIO, VCCINT, GNDINT, GNDIO 或其它一些非 I/O 引脚悬空, 会出现会出现加载链路不通或加载不成功的现象
5 t7 i1 P2 a# j8 `, E加载成功后 CPLD 就能实现功能
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