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Verilog在定义reg变量时可以初始化赋值么，比如reg a<=1'b0

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purpose_857
  • TA的每日心情
    开心
    2022-1-29 15:04

    • 签到天数: 1 天

    [LV.1]初来乍到
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    1#
    发表于 2022-11-21 13:54 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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    Verilog在定义reg变量时可以初始化赋值么，比如reg a<=1'b0
      B; V4 d0 x, X. |+ A7 y

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    whatever_
  • TA的每日心情
    开心
    2022-1-29 15:04

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    [LV.1]初来乍到
    2#
    发表于 2022-11-21 15:08 | 只看该作者
    可以是可以，但不能用<=。因为该reg还没有指定时钟。3 |% g, W/ p" N$ d' y( `* ~8 N( a
    还有所有的reg最好在复位的时候用<=赋一下初值。理由：假设你正在开发某设备，在上电状态下你按某按钮复位了下，期望这时的状态跟上电时的状态是一样的。

    点评

    purpose_857
    你先说不可以用  详情 回复 发表于 2022-11-21 15:18

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    purpose_857
  • TA的每日心情
    开心
    2022-1-29 15:04

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    [LV.1]初来乍到
    3#
     楼主| 发表于 2022-11-21 15:18 | 只看该作者
    whatever_ 发表于 2022-11-21 15:08
    0 \2 @5 Z- [0 A' ^可以是可以，但不能用
    * C! j* u6 S4 Q3 c& Z1 u
    你先说不可以用<=，后面又让我用<=赋一下初始值，是不是应该用=
    4 w( Y2 w: R4 R0 {0 }1 k! I

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    whatever_
  • TA的每日心情
    开心
    2022-1-29 15:04

    • 签到天数: 1 天

    [LV.1]初来乍到
    4#
    发表于 2022-11-21 15:30 | 只看该作者
    定义用=. always可选，一般用<=.

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