找回密码
 注册
关于网站域名变更的通知
查看: 206|回复: 3
打印 上一主题 下一主题

Verilog在定义reg变量时可以初始化赋值么,比如reg a<=1'b0

[复制链接]
  • TA的每日心情
    开心
    2022-1-29 15:04
  • 签到天数: 1 天

    [LV.1]初来乍到

    跳转到指定楼层
    1#
    发表于 2022-11-21 13:54 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

    EDA365欢迎您登录!

    您需要 登录 才可以下载或查看,没有帐号?注册

    x
    Verilog在定义reg变量时可以初始化赋值么,比如reg a<=1'b0% W0 P1 D$ o- G! V
  • TA的每日心情
    开心
    2022-1-29 15:04
  • 签到天数: 1 天

    [LV.1]初来乍到

    2#
    发表于 2022-11-21 15:08 | 只看该作者
    可以是可以,但不能用<=。因为该reg还没有指定时钟。
    - Y2 L0 Z1 f# b) Q1 z5 [6 f还有所有的reg最好在复位的时候用<=赋一下初值。理由:假设你正在开发某设备,在上电状态下你按某按钮复位了下,期望这时的状态跟上电时的状态是一样的。

    点评

    你先说不可以用  详情 回复 发表于 2022-11-21 15:18
  • TA的每日心情
    开心
    2022-1-29 15:04
  • 签到天数: 1 天

    [LV.1]初来乍到

    3#
     楼主| 发表于 2022-11-21 15:18 | 只看该作者
    whatever_ 发表于 2022-11-21 15:089 ?- x# t" S' \7 l
    可以是可以,但不能用
    ) f( _0 P4 P8 l( Y1 L+ U$ r
    你先说不可以用<=,后面又让我用<=赋一下初始值,是不是应该用=, u; p2 \& \: B$ [; }
  • TA的每日心情
    开心
    2022-1-29 15:04
  • 签到天数: 1 天

    [LV.1]初来乍到

    4#
    发表于 2022-11-21 15:30 | 只看该作者
    定义用=. always可选,一般用<=.
    您需要登录后才可以回帖 登录 | 注册

    本版积分规则

    关闭

    推荐内容上一条 /1 下一条

    EDA365公众号

    关于我们|手机版|EDA365电子论坛网 ( 粤ICP备18020198号-1 )

    GMT+8, 2025-10-5 14:14 , Processed in 0.140625 second(s), 28 queries , Gzip On.

    深圳市墨知创新科技有限公司

    地址:深圳市南山区科技生态园2栋A座805 电话:19926409050

    快速回复 返回顶部 返回列表