verilog FPGA初始化复位

whatever_

verilog不作仿真用，
现在一般的FPGA上电会自动复位所有寄存器到0吗？我看说明书上说初始化配置储存器，那内部定义的寄存器是什么状态呢?
7 U2 z  S# N: ~  l
如果有个寄存器A和输入RSTn. 要怎么写才能让上电后RSTn自动复位一次，给A <= 2'b11
always @( posedge CLK or negedge RSTn )
if(!RSTn) A <= 2'b11;

purpose_857

仿真一般用modelsim来着。板子通电一般是从默认值开始的，不是复位，而是寄存器就不存数据，断电就清零。因为用的是一般是ram
( d  _9 B, `1 V5 l9 S3 m+ `ram这个元器件是用mos管做的，没电就不会执行刷新，就没有数据了。
让rst作为行为模块第一行，0时刻执行就好啊
initial
7 W, m% {5 _7 j* jbegin
rst=1'b0;
3 w) j# h" k" ]4 @# y9 dalways //然后需要执行循环语句就好
end

whatever_

purpose_857 发表于 2022-11-17 14:59
0 G6 G: h. S! }仿真一般用modelsim来着。板子通电一般是从默认值开始的，不是复位，而是寄存器就不存数据，断电就清零。因 ...

那initial执行一次的话不是一直让rst=0吗，那板子不会每个时钟脉冲都一直不停的复位?

purpose_857

不是啊。复位一次。
: D3 T- F& t$ x5 [1 ?; N  `- ?5 v- V! I如果将这句放在always行为里面就会每次循环就复位一次