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verilog中,为什么描述时序逻辑要采用边沿触发方式?

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  • TA的每日心情
    开心
    2022-1-29 15:03
  • 签到天数: 1 天

    [LV.1]初来乍到

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    1#
    发表于 2022-11-16 13:58 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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    verilog中,为什么描述时序逻辑要采用边沿触发方式?3 X( G( I$ r5 f) t1 w

    该用户从未签到

    2#
    发表于 2022-11-16 14:54 | 只看该作者
    因为D触发器,就是上升沿触发的
  • TA的每日心情
    开心
    2022-1-29 15:04
  • 签到天数: 1 天

    [LV.1]初来乍到

    3#
    发表于 2022-11-16 15:04 | 只看该作者
    根本原因是为了功能仿真与时序仿真结果一致。

    该用户从未签到

    4#
    发表于 2022-11-16 15:09 | 只看该作者
    用电平触发方式的那就叫组合逻辑了
  • TA的每日心情

    1643439839
  • 签到天数: 1 天

    5#
    发表于 2022-11-16 15:20 | 只看该作者
    如果采用电平触发,如:) D! m, d/ G+ O& j
    always@(*)begin4 J0 M1 p$ |3 Y+ t/ c7 v
    sum1 = a+b ;
    + [4 v& Q6 B' csum2 = sum1+b;8 B5 c9 s# D5 Z
    end
    9 u8 W# [# q& B那么对于敏感列表中的任何变量发生任何变化,sum1、sum2的值均会被刷新,被重新赋值,相当于连续赋值assign语句,即反映出了一种不断刷新的过程。2 [3 ?: }5 n: M$ L% u/ Q
    我们知道,组合逻辑就是电路输出仅与电路输入有关,也就是任何输入变量发生任何变化,电路输出的值就会被刷新,被重新赋值,也就体现了这种不断刷新的过程。即——电平触发就是描述组合逻辑。5 r, _+ q- @7 {
    这个时候,如果我们采用边沿触发,如;1 v- T/ ?1 D9 _* M$ Q7 e9 q
    always@(posedge clk)begin   
    / R8 t8 A7 L+ O: b; a3 E+ k  ~sum1 <= a+b ;
    ) h/ W: d! N) a/ T: Z1 `sum2 <= sum1+b;
    % \5 H- X( Q) f, A8 Lend  O2 \2 i1 y4 ?- L9 ^
    那么即使输入变量发生了改变,也只有在下一个时钟上升沿到来之时sum1、sum2的值才会发生改变,就好像有个存储电路把a、b、sum1当前的值(当前状态)给存起来了,等到时钟边沿到来才会产生输出。这里所说的存储电路,就是边沿触发过程块所带给我们的触发器(或一些并不期望生成的锁存器)) Y, }- U7 {5 f- k( V0 h
    我们也知道,时序逻辑电
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