verilog中，为什么描述时序逻辑要采用边沿触发方式？

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verilog中，为什么描述时序逻辑要采用边沿触发方式？
( v% M: Q0 {+ u

niubility

因为D触发器，就是上升沿触发的

peerless2021

根本原因是为了功能仿真与时序仿真结果一致。

aid4her

用电平触发方式的那就叫组合逻辑了

fuu65iwi

如果采用电平触发，如：
; P1 P9 I* c# S6 Zalways@(*)begin
* z8 L- i4 d" `; g& rsum1 = a+b ;
* e; G& Z7 \7 x  e5 M- t# O8 G. q$ @sum2 = sum1+b;
! e1 h+ J' [1 s  Y9 Aend
那么对于敏感列表中的任何变量发生任何变化，sum1、sum2的值均会被刷新，被重新赋值，相当于连续赋值assign语句，即反映出了一种不断刷新的过程。
1 m8 e& j& Q2 J) Y我们知道，组合逻辑就是电路输出仅与电路输入有关，也就是任何输入变量发生任何变化，电路输出的值就会被刷新，被重新赋值，也就体现了这种不断刷新的过程。即——电平触发就是描述组合逻辑。
这个时候，如果我们采用边沿触发，如;
always@(posedge clk)begin   
$ q8 m( r4 c  J5 G( Msum1 <= a+b ;
9 d* j& i. M8 A# a% H! z; usum2 <= sum1+b;
  I# X: [5 P' Nend
6 [( ~( S$ P5 I那么即使输入变量发生了改变，也只有在下一个时钟上升沿到来之时sum1、sum2的值才会发生改变，就好像有个存储电路把a、b、sum1当前的值（当前状态）给存起来了，等到时钟边沿到来才会产生输出。这里所说的存储电路，就是边沿触发过程块所带给我们的触发器（或一些并不期望生成的锁存器）
+ f  L" a! r1 W4 D2 D9 u我们也知道，时序逻辑电