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FPGA/CPLD设计无复位输入，内部寄存器初值是怎样的

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whatever_
  • TA的每日心情
    开心
    2022-1-29 15:04

    • 签到天数: 1 天

    [LV.1]初来乍到
    跳转到指定楼层
    1#
    发表于 2022-11-15 16:07 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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    FPGA/cpld设计无复位输入，内部寄存器初值是怎样的7 Q+ ~8 Z# W3 V' o

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    duhe3hfu
  • TA的每日心情
    开心
    2022-1-29 15:03

    • 签到天数: 1 天

    [LV.1]初来乍到
    2#
    发表于 2022-11-15 17:02 | 只看该作者
    默认是零。
    8 D4 E4 l$ Q4 N" c1 q0 \3 Y如果verilog里这样声明:reg a = 1;0 ~; Y. q! X1 v& {; l
    那么上电就是1。

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    TEL15286598

    该用户从未签到
    3#
    发表于 2022-11-15 17:14 | 只看该作者
    因为一般是SRAM结构， 所以，初始配置化时sram统统被赋初值

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