MP5652（A10）核心板用户手册及使用说明

明德扬FPGA科教

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一、 开发板简介1.1 产品简介

这款MP5652核心板能够方便用户对核心板的二次开发利用。核心板使用Intel的Arria-10 GX芯片的解决方案，在FPGA 芯片的HP 端口上挂载了4片DDR4存储芯片，每片DDR4 容量高达4Gb（256Mb x 16） 字节，每片16bit组成64bit 位的数据位宽。1片1GB 的QSPI FLASH 芯片用来静态存储FPGA 芯片的配置文件或者其它用户数据。

通过以上示意图，我们可以看到，我们这个核心板开发平台所能含有的接口和功能。

这款核心板的4个板对板连接器扩展出了244个IO，其中BANK2A、BANK2K、BANK2J、BANK3D的全部IO的电平可以通过更换核心板上的磁珠来修改，满足用户对+1.8V、+1.2V电平接口的需求，默认+1.8V；BANK2J的全部IO的电平也可以通过更换核心板上的磁珠来修改，满足用户对+3.0V、+2.5V、+1.8、+1.2V电平接口的需求，默认+3.0V；另外核心板也扩展出了16对高速收发器17.4 Gbps Transceiver接口。对于需要大量IO的用户，此核心板将是不错的选择。而且IO连接部分，同一个BANK管脚到连接器接口之间走线做了等长和差分处理，对于二次开发来说，非常适合。

1.2 产品规格

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MP5652核心板规格
FPGA主控制器	10AX027H4F34I3SG
DDR4	162Gb
QSPI FLASH	1GB
启动方式	JTAG/QSPI FLASH
用户RESET	高电平复位
IO数量	244个（全部BANK电平可调）
GTX接口数量	4个BANK、TX/RX共16对
工作电压/最大电流	5—12V/5A
核心板尺寸、工艺	85í65mm、沉金工艺
与底板扣接高度	3mm
工作温度	-40°C~+85°C

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5 |% V+ s+ O1 ~4 L$ f3 g4 m



6 N) S% u& w1 Y5 g1.3产品外观
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MP5652核心板正面照片

1.4产品结构尺寸图

核心板结构尺寸图：65(mm)x85(mm)， PCB：14 层。

MP5650核心板尺寸图

二、 MP5652核心板使用手册详细介绍2.1 FPGA芯片

Arria-10 GX 10AX027H4F34I3SG的主要参数表

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名称	详细参数
Pin(I/O)	1152
Logic Elements (LE) (K)	270
ALM	101,620
Register	406,480
Memory M20K (Kb)	15,000
DSP Block	830
18 x 19 Multiplier	1660
Transceiver	124个, 17.4 Gbps
GPIO	384
LVDS Pair	168
速度等级(Speed Grade)	-3 (Mid)
温度等级(Temperature Grade)	I (工业级)

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2.2 DDR4 SDRAM

MP5652开发板上配有四片Micron Technology 的4 Gb的DDR4芯片,型号为EDY4016AABG-DR-F-D。每片DDR4 SDRAM数据位宽为16 bit，共组成64 bit的数据总线宽度。因为4片DDR4芯片连接到FPGA的BANK3B、BANK3C、BANK3D的接口上，DDR43 SDRAM的最高运行速度可达1200 MHz(数据速率2400 Mbps)。DDR4的具体配置如下表2-2-1所示。

表2-2-1 DDR4配置

位号	芯片型号	容量	厂家
U3,U4,U5,U6	EDY4016AABG-DR-F-D	256Mb í 16bit	Micron Technology

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2 Y& o+ D, v2 v& H8 w* g

核心板的DDR4的接口的设计示意图如下图所示：

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核心板采用高速布线，DDR4 的硬件设计需要严格考虑信号完整性，开发板的电路及PCB 设计已经充分考虑了匹配电阻/终端电阻，走线阻抗控制，走线等长控制，以确保DDR4 稳定工作。核心板的4片DDR4实物如下图所示：

4 片 DDR4 管脚分配配置如下 2-2-2 所示。

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DDR3信号名称	FPGA 管脚名称	FPGA 管脚位号
DDR4_A0	IO_3B_43_AD4/LVDS3B_3N/DQ48	AD4
DDR4_A1	IO_3B_12_AH3/LVDS3B_18P/DQ53	AH3
DDR4_A10	IO_3B_39_AB5/LVDS3B_5N/DQ49	AB5
DDR4_A11	IO_3B_37_AC5/LVDS3B_6N/DQ49	AC5
DDR4_A12	IO_3B_19_AF3/PLL_3B_CLKOUT0N/LVDS3B_15N/DQ52	AF3
DDR4_A13	IO_3B_27_AE7/LVDS3B_11N/DQ51	AE7
DDR4_A14_WE_B	IO_3B_47_AB11/LVDS3B_1N/DQ48	AB11
DDR4_A15_CAS_B	IO_3B_28_AC8/PLL_3B_CLKOUT1P,PLL_3B_CLKOUT1,PLL_3B_FB1/LVDS3B_10P/DQS51	AC8
DDR4_A16_RAS_B	IO_3B_38_AB6/LVDS3B_5P/DQ49	AB6
DDR4_A2	IO_3B_41_AB7/LVDS3B_4N/DQSN49	AB7
DDR4_A3	IO_3B_20_AG5/LVDS3B_14P/DQS52	AG5
DDR4_A4	IO_3B_17_AE1/LVDS3B_16N/DQSN53	AE1
DDR4_A5	IO_3B_7_AH4/LVDS3B_21N/DQ54	AH4
DDR4_A6	IO_3B_9_AH2/LVDS3B_20N/DQSN54	AH2
DDR4_A7	IO_3B_18_AF4/PLL_3B_CLKOUT0P,PLL_3B_CLKOUT0,PLL_3B_FB0/LVDS3B_15P/DQ52	AF4
DDR4_A8	IO_3B_40_AB8/LVDS3B_4P/DQS49	AB8
DDR4_A9	IO_3B_21_AF5/LVDS3B_14N/DQSN52	AF5
DDR4_ACT_B	IO_3B_14_AG6/LVDS3B_17P/DQ53	AG6
DDR4_ALERT_B	IO_3B_15_AF6/LVDS3B_17N/DQ53	AF6
DDR4_BA0	IO_3B_42_AE4/LVDS3B_3P/DQ48	AE4
DDR4_BA1	IO_3B_5_AK3/LVDS3B_22N/DQSN55	AK3
DDR4_BG0	IO_3B_29_AD9/PLL_3B_CLKOUT1N/LVDS3B_10N/DQSN51	AD9
DDR4_CK_C	IO_3B_33_AD6/LVDS3B_8N/DQSN50	AD6
DDR4_CK_T	IO_3B_32_AD5/LVDS3B_8P/DQS50	AD5
DDR4_CKE	IO_3B_46_AB10/LVDS3B_1P/DQ48	AB10
DDR4_CS_B	IO_3B_4_AK4/LVDS3B_22P/DQS55	AK4
DDR4_DM0	IO_3A_24_AJ9/CLK_3A_1P/LVDS3A_12P/DQ59	AJ9
DDR4_DM1	IO_3A_10_AP5/LVDS3A_19P/DQ62	AP5
DDR4_DM2	IO_3A_21_AK6/LVDS3A_14N/DQSN60	AK6
DDR4_DM3	IO_3A_37_AE11/LVDS3A_6N/DQ57	AE11
DDR4_DM4	IO_3C_24_W1/CLK_3C_1P/LVDS3C_12P/DQ43	W1
DDR4_DM5	IO_3C_12_AA5/LVDS3C_18P/DQ45	AA5
DDR4_DM6	IO_3C_21_Y9/LVDS3C_14N/DQSN44	Y9
DDR4_DM7	IO_3C_37_V4/LVDS3C_6N/DQ41	V4
DDR4_DQ0	IO_3A_2_AL9/LVDS3A_23P/DQ63	AL9
DDR4_DQ1	IO_3A_8_AP7/LVDS3A_20P/DQS62	AP7
DDR4_DQ10	IO_3A_14_AM6/LVDS3A_17P/DQ61	AM6
DDR4_DQ11	IO_3A_20_AL6/LVDS3A_14P/DQS60	AL6
DDR4_DQ12	IO_3A_12_AP4/LVDS3A_18P/DQ61	AP4
DDR4_DQ13	IO_3A_15_AM5/LVDS3A_17N/DQ61	AM5
DDR4_DQ14	IO_3A_13_AN4/LVDS3A_18N/DQ61	AN4
DDR4_DQ15	IO_3A_19_AL3/PLL_3A_CLKOUT0N/LVDS3A_15N/DQ60	AL3
DDR4_DQ16	IO_3A_27_AJ6/LVDS3A_11N/DQ59	AJ6
DDR4_DQ17	IO_3A_30_AK7/LVDS3A_9P/DQ58	AK7
DDR4_DQ18	IO_3A_29_AH5/PLL_3A_CLKOUT1N/LVDS3A_10N/DQSN59	AH5
DDR4_DQ19	IO_3A_34_AH8/LVDS3A_7P/DQ58	AH8
DDR4_DQ2	IO_3A_0_AN7/LVDS3A_24P/DQ63	AN7
DDR4_DQ20	IO_3A_28_AJ5/PLL_3A_CLKOUT1P,PLL_3A_CLKOUT1,PLL_3A_FB1/LVDS3A_10P/DQS59	AJ5
DDR4_DQ21	IO_3A_31_AK8/LVDS3A_9N/DQ58	AK8
DDR4_DQ22	IO_3A_35_AG8/LVDS3A_7N/DQ58	AG8
DDR4_DQ23	IO_3A_36_AE12/LVDS3A_6P/DQ57	AE12
DDR4_DQ24	IO_3A_38_AF11/LVDS3A_5P/DQ57	AF11
DDR4_DQ25	IO_3A_45_AE8/LVDS3A_2N/DQSN56	AE8
DDR4_DQ26	IO_3A_47_AE9/LVDS3A_1N/DQ56	AE9
DDR4_DQ27	IO_3A_43_AH9/LVDS3A_3N/DQ56	AH9
DDR4_DQ28	IO_3A_39_AG11/LVDS3A_5N/DQ57	AG11
DDR4_DQ29	IO_3A_44_AF8/LVDS3A_2P/DQS56	AF8
DDR4_DQ3	IO_3A_9_AP6/LVDS3A_20N/DQSN62	AP6
DDR4_DQ30	IO_3A_46_AF9/LVDS3A_1P/DQ56	AF9
DDR4_DQ31	IO_3A_42_AH10/LVDS3A_3P/DQ56	AH10
DDR4_DQ32	IO_3C_2_Y1/LVDS3C_23P/DQ47	Y1
DDR4_DQ33	IO_3C_11_Y4/LVDS3C_19N/DQ46	Y4
DDR4_DQ34	IO_3C_0_AB1/LVDS3C_24P/DQ47	AB1
DDR4_DQ35	IO_3C_6_AB2/LVDS3C_21P/DQ46	AB2
DDR4_DQ36	IO_3C_3_Y2/LVDS3C_23N/DQ47	Y2
DDR4_DQ37	IO_3C_7_AB3/LVDS3C_21N/DQ46	AB3
DDR4_DQ38	IO_3C_1_AA1/LVDS3C_24N/DQ47	AA1
DDR4_DQ39	IO_3C_10_Y3/LVDS3C_19P/DQ46	Y3
DDR4_DQ4	IO_3A_3_AL8/LVDS3A_23N/DQ63	AL8
DDR4_DQ40	IO_3C_15_AA9/LVDS3C_17N/DQ45	AA9
DDR4_DQ41	IO_3C_18_W4/PLL_3C_CLKOUT0P,PLL_3C_CLKOUT0,PLL_3C_FB0/LVDS3C_15P/DQ44	W4
DDR4_DQ42	IO_3C_14_AA8/LVDS3C_17P/DQ45	AA8
DDR4_DQ43	IO_3C_17_W7/LVDS3C_16N/DQSN45	W7
DDR4_DQ44	IO_3C_16_W6/LVDS3C_16P/DQS45	W6
DDR4_DQ45	IO_3C_19_W5/PLL_3C_CLKOUT0N/LVDS3C_15N/DQ44	W5
DDR4_DQ46	IO_3C_13_AA6/LVDS3C_18N/DQ45	AA6
DDR4_DQ47	IO_3C_20_Y8/LVDS3C_14P/DQS44	Y8
DDR4_DQ48	IO_3C_30_U3/LVDS3C_9P/DQ42	U3
DDR4_DQ49	IO_3C_33_P1/LVDS3C_8N/DQSN42	P1
DDR4_DQ5	IO_3A_7_AM8/LVDS3A_21N/DQ62	AM8
DDR4_DQ50	IO_3C_27_U2/LVDS3C_11N/DQ43	U2
DDR4_DQ51	IO_3C_35_R2/LVDS3C_7N/DQ42	R2
DDR4_DQ52	IO_3C_32_R1/LVDS3C_8P/DQS42	R1
DDR4_DQ53	IO_3C_34_P2/LVDS3C_7P/DQ42	P2
DDR4_DQ54	IO_3C_31_V3/LVDS3C_9N/DQ42	V3
DDR4_DQ55	IO_3C_36_V5/LVDS3C_6P/DQ41	V5
DDR4_DQ56	IO_3C_44_P4/LVDS3C_2P/DQS40	P4
DDR4_DQ57	IO_3C_39_U5/LVDS3C_5N/DQ41	U5
DDR4_DQ58	IO_3C_45_P5/LVDS3C_2N/DQSN40	P5
DDR4_DQ59	IO_3C_38_U6/LVDS3C_5P/DQ41	U6
DDR4_DQ6	IO_3A_1_AM7/LVDS3A_24N/DQ63	AM7
DDR4_DQ60	IO_3C_43_R3/LVDS3C_3N/DQ40	R3
DDR4_DQ61	IO_3C_47_R4/LVDS3C_1N/DQ40	R4
DDR4_DQ62	IO_3C_42_T3/LVDS3C_3P/DQ40	T3
DDR4_DQ63	IO_3C_46_T4/LVDS3C_1P/DQ40	T4
DDR4_DQ7	IO_3A_6_AN8/LVDS3A_21P/DQ62	AN8
DDR4_DQ8	IO_3A_11_AN5/LVDS3A_19N/DQ62	AN5
DDR4_DQ9	IO_3A_18_AM3/PLL_3A_CLKOUT0P,PLL_3A_CLKOUT0,PLL_3A_FB0/LVDS3A_15P/DQ60	AM3
DDR4_DQS0_C	IO_3A_5_AN9/LVDS3A_22N/DQSN63	AN9
DDR4_DQS0_T	IO_3A_4_AP9/LVDS3A_22P/DQS63	AP9
DDR4_DQS1_C	IO_3A_17_AM2/LVDS3A_16N/DQSN61	AM2
DDR4_DQS1_T	IO_3A_16_AM1/LVDS3A_16P/DQS61	AM1
DDR4_DQS2_C	IO_3A_33_AG7/LVDS3A_8N/DQSN58	AG7
DDR4_DQS2_T	IO_3A_32_AH7/LVDS3A_8P/DQS58	AH7
DDR4_DQS3_C	IO_3A_41_AF10/LVDS3A_4N/DQSN57	AF10
DDR4_DQS3_T	IO_3A_40_AG10/LVDS3A_4P/DQS57	AG10
DDR4_DQS4_C	IO_3C_5_AC2/LVDS3C_22N/DQSN47	AC2
DDR4_DQS4_T	IO_3C_4_AC3/LVDS3C_22P/DQS47	AC3
DDR4_DQS5_C	IO_3C_9_AA4/LVDS3C_20N/DQSN46	AA4
DDR4_DQS5_T	IO_3C_8_AA3/LVDS3C_20P/DQS46	AA3
DDR4_DQS6_C	IO_3C_29_T1/PLL_3C_CLKOUT1N/LVDS3C_10N/DQSN43	T1
DDR4_DQS6_T	IO_3C_28_U1/PLL_3C_CLKOUT1P,PLL_3C_CLKOUT1,PLL_3C_FB1/LVDS3C_10P/DQS43	U1
DDR4_DQS7_C	IO_3C_41_T6/LVDS3C_4N/DQSN41	T6
DDR4_DQS7_T	IO_3C_40_T5/LVDS3C_4P/DQS41	T5
DDR4_ODT	IO_3B_10_AG1/LVDS3B_19P/DQ54	AG1
DDR4_PAR	IO_3B_30_AC9/LVDS3B_9P/DQ50	AC9
DDR4_RESET_B	IO_3B_8_AJ1/LVDS3B_20P/DQS54	AJ1
DDR4_TEN	IO_3B_16_AF1/LVDS3B_16P/DQS53	AF1

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4 Y5 c/ P7 u- u: b; k+ X& ^

2.3 FPGA BANK接口电平选择

表2-2-3 BANK电平调节磁珠位号

FPGA BANK	+3.0V	+2.5V	+1.8V	+1.2V
BANK2A			L10	L11
BANK2J		, }) |8 j* ~4 Y4 {/ z3 W6 J0 X	L12	L9
BANK2K	3 Q- Z7 s/ q& Z! O6 H% _% E		L13	L14
BANK3D		$ K7 m" U" L  c; h) `5 `, K* J# G6 E	L15	L16
BANK2L	L5	L6	L7	L8

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& F" G' v6 F3 K8 P+ Q, U8 q
2 s% J3 s8 U( T2.4 QSPI Flash

MP5652核心板为了准确适配不同用途的时钟频率，板载多个时钟源。其中包括100MHz的系统时钟源510KBA100M000BAG CMOS晶振，125MHz的Transceiver差分时钟源SiT9102晶振, 300 MHz的DDR4的外部差分时钟源SiT9102晶振。SiT9102是一款高精度、超低相噪的晶振，非常适合作为高速信号处理系统的时钟源。最后，为了缩短大容量FPGA芯片的下载配置时间，板卡还配有100MHz的初始化时钟源510KBA100M000BAG CMOS晶振，连接CLKUSR 引脚，用户可以配置使用该时钟，配合QSPI×4模式,从而大大提高FPGA的配置效率。

2.5.1 FPGA 系统时钟源

板上提供了一个单端100 MHz 的FPGA 系统时钟源，晶振输出连接到FPGA BANK3D 的全局时钟，这个全局时钟可以用来驱动FPGA 内的用户逻辑电路。该时钟源的原理图如下图所示。

系统时钟引脚分配：

2 J* \3 }' x5 M; t& B4 _
% ]" b; s! V9 f# L/ C* c

信号名称	FPGA 管脚位号
SYS_clk	K6

1 T9 G8 E: n& n2 f
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3 E0 G+ k6 _" S) N! C* u2.5.2 Transceiver时钟

BANKGXBL1E时钟源FPGA引脚配置

- X( K& D9 F" N  ?

信号名称	FPGA管脚位号
REFCLK_GXBL1E_CHTP_1E_T28	T28
REFCLK_GXBL1E_CHTN_1E_T27	T27

3 M$ c3 v0 S) `. y4 l  p



0 V: O0 w* X8 Z5 H9 r' v1 F

, P; ?$ v/ u0 z0 E1 z6 \9 n1 G2.5.3 DDR4外部时钟

板上提供了一个300 MHz的DDR4的外部差分时钟源，型号为SiT9102晶振。SiT9102是一款高精度、超低相噪的晶振，非常适合作为高速信号处理系统的时钟源。该时钟源的原理图如下图所示。

- ?& Y, f; H5 C
, P' ^5 W1 `1 l% w$ u+ P

DDR4时钟源FPGA引脚配置

' C: G+ [3 O  A* m

信号名称	FPGA管脚位号
IO_3B_22_AE2/CLK_3B_0P/LVDS3B_13P	AE2
IO_3B_23_AE3/CLK_3B_0N/LVDS3B_13N	AE3

  Q0 G0 s9 h, j1 V1 G' Q4 t# G+ B
. H2 B8 Q( L- R$ a( L, G: I
( |% z) a2 V4 _( I
0 a, T* L" ~; c1 ]
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* K  p8 S# u- `! E- D7 T4 k4 A

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, u9 r4 `1 O( c7 k: B1 ^

2.5.3 初始化时钟

MP5652核心板板载了一个6PIN的贴片JTAG下载调试接口，方便用户单独调试FPGA。

核心板的JTAG接口连接示意如下图所示：

$ V- p2 D1 H4 o7 a$ N  M
- X' w7 k2 d  W3 C2 {7 \

  U; Q  M1 y1 S2 \5 i2.7 系统复位

MP5652核心板支持上电复位，复位整个芯片，同时配合按键也为系统提供全局复位信号。

通过按键U1实现全局复位，高电平复位。该管脚接在了BANK 3B的AJ4管脚上。

' w/ \9 b% D" L4 ^2 u9 E) _, F2.8 LED灯

核心板集成电源管理，+5—+12V电源输入通过TI 电源芯片LTM4628 分别产生0.9V和0.95V的两路电源，其中一路为FPGA的核心提供稳定的电源，另一路为Transceiver GXB的VCCRT提供稳定的电源，LTM4628输出电流高达8A，满足FPGA电流需求。+5—+12V电源输入通过TI 电源芯片LTM4622分别产生+1.2V、+1.8V、+2.5V、+3.0V电压，单片LTM4622有两路电源输出，所以需要2片LTM4622。LTM4622为FPGA其他电源、DRR4、晶振、FLASH等供电。+5V电压经过BL1117转换为3.3V直流，为3.3V晶振提供电压。另外电源上电顺序按官方时序要求进行了控制。

电源分配如下表：

. s5 `  Y3 C6 y: }0 E& _

电源	供电区域
+0.9V	FPGA INT内核电压、VCCRAM
+0.95	VCCRT、VCCRT GXB
ADJ_VCCIO	FPGA BANK电压可调
+1.8V	FPGA BANK电压、VCCPT、QSPI、晶振等
+1.2V	DDR4、FPGA BANK电压
+2.5V	DDR4、FPGA BANK电压
+3.0V	FPGA BANK电压
+3.3V	晶振
DDR_VTT	0.6V

5 e/ ]: H2 J* [0 K3 L' }

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: W- Q7 U& n5 q* j4 x
# \* f$ N; _# t! b! w* E; Y

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2.11 核心板启动方式

核心板一共扩展出4个高速扩展口，使用4个120Pin的板间连接器（J1~J4）和底板连接，连接器使用松下的AXK5A2137YG，对应底板的连接器型号为AXK6A2337YG。其中J1连接JTAG和BANK2A,BANK2J的IO, J2连接BANK2A，BANK2L、BANK3A、BANK3B、BANK3C、BANK3D的IO，J3连接BANK2K和BANK2L的IO和+5V电源，J4连接GXB的收发器信号。

J3连接器的引脚分配

" T9 J6 f2 {, w, T

J3管脚	信号名称	FPGA引脚号	J3管脚	信号名称	FPGA引脚号
1	B2K_L19_P	K23	61	B2L_15	H17
2	B2K_L24_P	M24	62	B2L_8	K19
3	B2K_L19_N	K22	63	B2L_12	J20
4	B2K_L24_N	L24	64	B2L_14	J17
5	B2K_L15_P	H24	65	B2L_21	G17
6	B2K_L23_P	K24	66	B2L_26	G20
7	B2K_L15_N	H23	67	B2L_36	C18
8	B2K_L23_N	J24	68	B2L_30	F19
9	GND	1 }6 L( h$ D1 Y' Z  v	69	GND	6 x! I6 d3 ^, N" V: d
10	GND	/ I) Y) ?9 @- l0 [) M5 T& W	70	GND
11	B2K_L17_P	G23	71	B2L_20	F18
12	B2K_L2_P	B26	72	B2L_37	D17
13	B2K_L17_N	G22	73	B2L_31	E19
14	B2K_L2_N	A26	74	B2L_45	B20
15	B2K_L13_P	G26	75	B2L_47	D19
16	B2K_L20_P	L23	76	B2L_39	B18
17	B2K_L13_N	F26	77	B2L_46	C19
18	B2K_L20_N	M23	78	B2L_38	A18
19	GND		79	GND
20	GND		80	GND	A( X; P, x+ B5 G
21	B2K_L8_P	E26	81	B2L_40	A19
22	B2K_L3_P	C27	82	B2L_43	A21
23	B2K_L8_N	D26	83	B2L_41	A20
24	B2K_L3_N	B27	84	B2L_44	B21
25	B2K_L12_P	E23	85	B2L_28_PLL_1P	E21
26	B2K_L4_P	C24	86	B2L_24_L1_P	E17
27	B2K_L12_N	E24	87	B2L_29_PLL_1N	D21
28	B2K_L4_N	D24	88	B2L_25_L1_N	E18
29	GND		89	GND
30	GND		90	GND
31	B2K_L22_P	K25	91	B2L_22_L0_P	J19
32	B2K_L18_P	H27	92	B2L_18_PLL_0P	G18
33	B2K_L22_N	J25	93	B2L_23_L0_N	H19
34	B2K_L18_N	G27	94	B2L_19_PLL_0N	H18
35	B2K_L14_P	H22	95	B2L_42	B22
36	B2K_L7_P	D25	96	B2L_33	C22
37	B2K_L14_N	J22	97	B2L_34	C20
38	B2K_L7_N	C25	98	B2L_16	G21
39	GND	! K) M8 R$ ]) N	99	GND
40	GND	3 Z+ x+ h* W, w	100	GND
41	B2K_L9_P	E22	101	B2L_35	D20
42	B2K_L10_P	E27	102	B2L_13	H20
43	B2K_L9_N	F23	103	B2L_17	F21
44	B2K_L10_N	D27	104	B2L_7	J21
45	B2K_L16_P	H25	105	B2L_32	D22
46	B2K_L6_P	A23	106	B2L_6	K21
47	B2K_L16_N	G25	107	B2L_27	F20
48	B2K_L6_N	A24	108	B2L_11	M20
49	GND	& A: I8 z' M& {5 }0 p/ e* ^	109	GND	+ b. m/ N% E0 n: t/ D( m
50	GND		110	GND
51	B2K_L1_P	B23	111	POWER
52	B2K_L21_P	J27	112	POWER	% z7 b8 a( n! ?# k
53	B2K_L1_N	C23	113	POWER	, q! U) I3 F1 i+ {! w# s- G
54	B2K_L21_N	J26	114	POWER	' M1 z, z  r( X6 J% B# P. }
55	B2K_L11_P	F25	115	POWER	9 K  I/ Q# D% Y3 s
56	B2K_L5_P	B25	116	POWER	5 [7 H3 o- W# Z; Q+ T0 _
57	B2K_L11_N	F24	117	POWER
58	B2K_L5_N	A25	118	POWER
59	GND		119	POWER	0 g& x& F( n4 A3 X% v! e, u
60	GND		120	POWER

. S! H) f4 t9 `1 U
$ o4 f9 |6 g8 w2 X3 t5 x0 Z& ?, N8 k




; X- o# T* z+ s' c8 [: i
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/ I; ?$ C* r* `# A) K. X
" p+ `9 d0 |' K  d/ O* j
# Y& d; O3 e& ]3 k  S4 n

电源输入需要铺铜皮连接，打足够的过孔保证通电流能力，但电源电压较高，干扰较大，在保证通流的条件下不要让这个铜皮更大，以免干扰其他信号。GND管脚需要连接到地平面上，且一个地管脚需要打两个过孔，保证通流和充分连接。

3.2高速接口布局走线3.2.1千兆以太网：

HDMI接口信号需要走差分，且差分之间需保持等长控制。

3.2.3 其他高速接口

模组的BANK电平可以在+1.8V、+1.2V电平之间选择，默认为+1.8V电平。底板的LVDS信号走线需做差分/阻抗控制处理，并且差分之间保持等长。

3.4 GXB信号走线

GXB走线需要考虑的问题比较多，对于有疑问的用户可以联系客服接入技术支持。

, d8 ]9 H: B. G% n; x. Z
+ O. X+ Y$ @( `$ E* }7 s/ l. ?, @

Sleep_xz

逻辑门数量确实比较多