在 FPGA 中是以那种形式实现 VHDL 的变量类型的？

dragongfly

在 FPGA 中是以那种形式实现 VHDL 的变量类型的？

big_gun

没有明确的答案. 它取决于所编写的代码. Vhdl 中的变量可能同步到物理网络中, 或者根本不可能存在于结果电路中.

jack_are

在VHDL中，变量只能在进程(PROCESS)和子程序(SUBPROGRAM)中使用。
变量不能将信息带出它所被定义的设计单元。变量的赋值是一种理想的数据传输，是立即发生的，没有延时的。