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FPGA倍频器的问题

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1#
发表于 2022-11-7 15:47 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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我在一片FPGA的引脚上接了一个100MHZ的晶振,现在想将它倍频到900MHZ给内部的运算单元作为其主时钟,请问这个倍频器单元怎么布线比较合理' i+ O6 T" P6 J1 ~8 F* B0 F; ]
  • TA的每日心情
    开心
    2022-1-21 15:08
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    [LV.1]初来乍到

    2#
    发表于 2022-11-7 17:05 | 只看该作者
    布线是FPGA综合工具自动完成的,不需要干预。

    该用户从未签到

    3#
    发表于 2022-11-7 17:13 | 只看该作者
    为什么不直接用PLL呢?
      n0 h" {! f" |  `& x) o用几个逻辑搭建一个的想法是不现实的。如果这个是系统时钟,就要保证准确度非常高、抖动小等等。
    5 |  h, k- e  [7 W+ D* G7 Y另外,如果靠几个逻辑就能搞定,器件厂家也就不用搞一个PLL在内部了。
    ) B4 W) J. \4 u  `: O( f" ^0 J* I' N/ j$ o& E% s
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