FPGA倍频器的问题

we_happiness

我在一片FPGA的引脚上接了一个100MHZ的晶振，现在想将它倍频到900MHZ给内部的运算单元作为其主时钟，请问这个倍频器单元怎么布线比较合理

R_myself

布线是FPGA综合工具自动完成的，不需要干预。

Tdongxue

为什么不直接用PLL呢？
用几个逻辑搭建一个的想法是不现实的。如果这个是系统时钟，就要保证准确度非常高、抖动小等等。
( O- f) b: y+ O, d! D, }0 ~另外，如果靠几个逻辑就能搞定，器件厂家也就不用搞一个PLL在内部了。