以VHDL描述，实现16位的计数器？

STGing

要设计一个灰色编码 16 位的计数器, 怎么以 VHDL 描述来实现它？
2 |* h' z% W; m" e* b* G

Maskman

可以使用软件里的 megawizard(lpm_counter)来生成计数器, 选择带有 VHDL 的输出语言。这应该是实现计数器的有效方法, 而且不用进行额外的优化。因为 lpm 功能代码最适合此设计结构, 这种结构是非常熟悉设计结构的 altera 专家设计的。

zhi_hui_zhou

计数器的RTL电路步骤：
（1）第一个IF语句中的条件语句IF CQI<9 THEN构成了比较器。
" v1 y' V, y6 E6 Q（2）语句IF RST=‘0’ THEN Q:=(OTHERS=>‘0’)构成RST在锁存器上的异步清0端“CLR”。
（3）语句ELSE Q:=(OTHERS=>‘0’)构成了多路选择器。
（4）不完整的条件语句与语句Q:=Q+1构成了多路选择器。
$ J) B3 Z- R7 @9 g6 O（5）语句IF（LOAD=‘0’）THEN Q:=DATA构成了另一多路选择器。
（6）第二个IF语句构成了纯组合电路模块：4位数据比较器。