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以VHDL描述,实现16位的计数器?

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1#
发表于 2022-11-7 10:39 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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要设计一个灰色编码 16 位的计数器, 怎么以 VHDL 描述来实现它?4 _2 a* [2 s/ a( i0 r3 g

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2#
发表于 2022-11-7 11:25 | 只看该作者
可以使用软件里的 megawizard(lpm_counter)来生成计数器, 选择带有 VHDL 的输出语言。这应该是实现计数器的有效方法, 而且不用进行额外的优化。因为 lpm 功能代码最适合此设计结构, 这种结构是非常熟悉设计结构的 altera 专家设计的。

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3#
发表于 2022-11-7 14:04 | 只看该作者
计数器的RTL电路步骤:# p" l8 S$ w- u; b& Z
(1)第一个IF语句中的条件语句IF CQI<9 THEN构成了比较器。) G# f$ M( V* K: d% s, c8 a2 E& _- s
(2)语句IF RST=‘0’ THEN Q:=(OTHERS=>‘0’)构成RST在锁存器上的异步清0端“CLR”。
  x% y0 x$ r5 S: Y. ~* X4 x: t(3)语句ELSE Q:=(OTHERS=>‘0’)构成了多路选择器。
4 j5 E- G( k6 J1 i. Q# ~! x$ Z  |(4)不完整的条件语句与语句Q:=Q+1构成了多路选择器。
8 j* F- U% t3 `* L(5)语句IF(LOAD=‘0’)THEN Q:=DATA构成了另一多路选择器。$ W& e. p* y/ P& p5 O* [/ r7 u
(6)第二个IF语句构成了纯组合电路模块:4位数据比较器。
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