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有人知道ACTEL的FPGA中APA600的全局布线代码是什么吗?

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1#
发表于 2022-11-4 16:05 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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ACTEL通常I/O管脚->全局布线代码:
. @& ^: y) J* C. |4 T/ `6 S6 [4 G6 \
CLKINT clk_buf(
0 l6 k# ]2 {0 \1 ^# d; ?' E4 \2 S   .A(clk),+ Z* U5 c% u8 G  \
   .Y(clk_1)
) l, w) H9 S3 f2 o1 T8 O0 S& s);8 l) G/ y* ^1 v1 ~+ \

5 r- l7 Y9 ~' a1 r) T. gAPA600 256 的代码不是这个 LIBERO9.2版本必须全局布线之后才能将I/O管脚接时钟,目前硬件已接好8 z& t1 u6 d- X5 |

该用户从未签到

2#
发表于 2022-11-4 16:31 | 只看该作者
单端时钟可以这样操作,差分时钟就别这样了。
* l6 U* c8 B0 K. v) G8 w, o如果时钟接入到时钟管理模块(PLL或者MMCM等),它的输入时钟可以配置是否需要添加BUF。
- U' [& s4 }. `* `

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3#
发表于 2022-11-4 17:04 | 只看该作者
a.首先,你这代码其实是个BUF,它对布局布线我个人理解无影响。
, F* `( k: C5 R. j, z- Zb.通常情况下,Altera和Xilinx对时钟输入管脚要求添加时钟BUF(本地时钟)或者BUFG(全局时钟Global)。部分高速IO或者专用IO也需要添加IO-BUF(例如Xilinx里要求添加BUFIO)。
4 ?' M/ \. [3 a4 dc.添加的BUF通常以代码形式添加在源文件中(也有添加到引脚约束文件里的)。0 v% [7 C0 Y. [: u0 c/ B! ]
d.但是,某些人员在写代码时可能忽略了BUF的添加,将单端时钟输入管脚直接引用连接到代码逻辑中。这种情况下,编译器会依据你的代码布局布线范围决定是否自动添加BUF。
7 d  a! z! z' s0 T0 H8 b3 K2 q8 e
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